本文给出一个基于March C-算法的面向字节的SRAM测试电路的设计。测试平台是基于东软集团防火墙项目的测试板，该板选用的是一个256K×16比特的随机存储器，采用March C-算法实现电路对其进行测试。该测试电路是对板级SRAM的内建自测试(BIST)的设计，是为了确保板级SRAM的可靠性。因考虑到板级SRAM各种故障模型，从而选择使用March C-算法。本文在传统面向比特方式优化March C-算法基础上，给出了面向字节方式优化算法，该算法可对SRAM进行字节内组合故障和数据维持故障测试，对呆滞故障、跳变故障、开路故障、地址译码器故障和字节间组合故障能够达到99％以上的故障覆盖率。同时在只增加少量成本的情况下，使用FPGA构成存储器的BIST控制器，可以满足SRAM的可测性的要求。该测试电路的设计方法为自顶向下，使用Verilog HDL语言来进行仿真。首先通过分析March C-算法，获取测试向量，将这些测试向量放到FPGA中的固定单元保存；其次由March C-算法得到写入这些向量的先后顺序，从这个顺序中抽象出一个算法流程图，在实际中需要使用Verilog HDL语言来对顺序仿真，验证其正确性。然后通过算法流程图演化出数据通路及状态转换图。数据通路是用于保存实际测试中需要用到的数据，如测试向量、读写SRAM的指令和控制字等。状态转换图中包括状态的信号输出及状态的跳转条件，可以使用FSM(有限状态机)来实现。最后再将数据通路与状态机连接成一个数字系统，该系统即可以实现SRAM的测试。本文所设计的测试电路既可用来测试独立的SRAM模块也可作为内建自测试(BIST)电路测试嵌入式SRAM。