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可重构计算架构作为在通用处理器和ASIC之外的第三类研究方向,权衡了性能与通用性的需求并有望实现性能与通用性的全面超越,在数字信号处理领域成为了研究热点。RASP核就是一款专用可重构处理器核。在调研了多种可重构处理器的基础上,本文设计并实现了RASP主控制器,并对其进行了优化,提升了性能。RASP核主控制器负责解析指令并对RASP核进行总体调度,完成运算任务,与外部DSP核交互信息主要通过寄存器组实现。寄存器组包括1个32bit的设备配置寄存器,4组448bit的运算配置寄存器,1个32bit的状态寄存器,1组320bit的中断异常寄存器,1个2bit的EJTAG握手寄存器,1个40bit的主模式起始地址寄存器。本文所设计的主控制器工作模式有正常工作模式和调试模式,正常工作模式包括主模式和从模式,主模式下RASP核主动从L3指令区读取指令,从模式下是由DSP核直接将指令配置到RASP核。调试模式包括JTAG调试模式和DSP调试模式,JTAG调试模式下数据是通过EJTAG通道完成交互,DSP调试模式下数据是通过AXI通道完成交互。RASP核主控制器拥有多种工作模式,使用灵活。为了提高运算效率,RASP核可以实现乒乓操作。乒乓操作时,对存储资源的分配至关重要。RASP核内部存储包括32个bank的数据MEMORY和8个bank的系数MEMORY,乒乓操作时将数据MEMORY分为两部分,一部分供DMA使用,另一部分供运算单元使用,通过一个3位信号mem_sel进行存储选择,实现乒乓功能。乒乓功能可大大提升运算效率,且当搬运时间与运算时间相当时,效率提升越显著。以典型算法FFT为例,在所选取的5组测试样本中,效率最大可提升28.4%。