SOC(system on a chip)设计的显著特点为IP的可重用性，从而保证了较短的开发时间，由于底层已验证模块的大量使用，各模块的粘合，即总线系统的设计问题显得越来越突出。随着集成电路规模的不断扩大，设计验证成为集成电路设计中最重要的任务。不同的验证方法不断出现，包括随机测试生成，基于覆盖率驱动的测试方法等等，但都有其缺点。本文对于SOC总线系统的验证，提出一种基于模拟仿真和覆盖率分析的方法。前期使用带约束的随机测试向量输入待验证系统进行模拟仿真，在达到一定条件后停止仿真。然后分析结果：如果仿真时间已经足够长但是覆盖率并不高，则改进测试向量的产生方法，调整其约束，重新产生测试向量进行模拟仿真；如果覆盖率已经达到要求，则分析当前的覆盖率情况，然后手工生成测试向量来验证尚未验证到的部分。然后本文对一款SOC的总线系统进行了验证。首先通过模块划分的办法，对SOC总线的各个模块分别进行验证完毕后再进行整个系统的验证，从而减少验证时模拟仿真所需时间，降低验证的难度。然后使用此方法此SOC的总线系统的各个部分进行验证，得到了良好的验证结果。然后本文使用抽象模型检测技术，对SOC总线系统的一级总线进行进一步的验证。首先通过引进虚拟时钟代替原来时钟的办法，解决了多时钟域电路形式化验证时无法识别多个时钟因而无法进行验证的问题，然后分析了引进虚拟时钟后的复杂度，证明此方法对于验证的复杂度并无多大影响。然后通过使用对无关变量进行约束，模块细化以及相似性缩略等办法，把原来要验证的模块逐层缩小验证规模，使之不会造成状态爆炸的问题。通过对一级总线进行形式化验证，发现了模拟仿真验证很难发现的问题。