三维集成电路通过TSV作为垂直互连,大大缩短了互连长度,提高了集成密度,支持异质集成,是集成电路未来发展的重要趋势。随着TSV制备技术的发展,基于TSV的三维集成电路设计陆续出现。目前的三维集成电路设计一般分配给TSV面积的量级达到平方毫米,TSV通道采用多路冗余结构,且TSV之间的间距达到几十微米。但由于TSV自身寄生电容量级在几十到几百飞法,高密度的TSV在传递高频信号的过程中会产生耦合噪声,严重影响了信号的质量,阻碍了高密度三维集成电路的发展。为了解决这个问题,本文从TSV耦合模型入手对耦合噪声进行分析,总结了耦合噪声的规律和抑制噪声的方法,为三维集成电路设计中耦合噪声方面的EDA辅助工具提供支持,主要工作如下:1、通过TCAD仿真,分别建立TSV互连模型和衬底模型,形成适用于耦合噪声分析的TSV耦合模型。抽取TSV耦合模型中的电阻值和电容值,并对模型参数的变化规律进行分析,对已有的TSV寄生电容解析公式和衬底电容解析公式进行改进和优化。根据仿真模型的分析结果,发现TSV寄生电容与温度有很密切的联系。针对这一点,对TSV寄生电容解析公式进行优化,引入温度参数,形成新的寄生电容解析公式,其精确度更高,求解过程更简单。根据多导体传输线理论对衬底模型进行改进,分析不同情况下衬底硅模型的变化,针对耦合噪声分析对复杂的寄生网络进行化简。改进后的TSV耦合噪声模型具有准确度高,运算复杂度低的特点,适合于植入EDA工具,为耦合噪声分析的后续工作打下基础。2、利用所得TSV耦合模型,通过Hspice仿真对TSV耦合噪声进行分析,得到抑制TSV耦合噪声的方法。对TSV耦合噪声进行时域和频域特性分析,改变TSV的尺寸和布放规则,分析耦合噪声的变化规律。从中归纳抑制耦合噪声的方法,如插入缓冲单元、加入电源地隔离等。分别采用以上方法,对抑制耦合噪声的效果进行分析。总结了缓冲单元插入位置、数量和驱动能力对耦合噪声的影响以及电源地隔离对周围TSV产生的影响。通过对TSV耦合噪声的分析,明晰了耦合噪声发生的机理和产生危害,探索可能用于抑制耦合噪声的方法。为三维集成电路可靠性设计提供指导。3、基于前面的分析,形成一种可以用来分析大规模TSV耦合噪声的方法。针对其中的各个关键步骤如GDS文件解析,TSV寄生网络建立及耦合噪声分析及优化策略进行说明。对典型的TSV布局进行防耦合噪声优化,确定采用不同优化方法使耦合噪声降低到可容忍的范围内的最小安全距离。对比采用不同方法抑制耦合噪声的面积开销,分析在不同情况下适合如何选择优化策略。通过建立分析TSV耦合噪声的方法,为三维集成电路EDA工具设计提供支持;通过对TSV防耦合噪声布局研究,为三维集成电路TSV布局设计提供设计指导。