时钟产生电路作为集成电路的关键组成部分,在很大程度上影响着系统芯片的性能。系统内部高频时钟信号的数量、频率高低及其稳定性、多相时钟信号的相位关系都与系统性能息息相关,对于时间数字转换TDC电路,与时钟质量关系更为密切。DLL通过系统内部负反馈环路控制,产生的时钟具有良好的稳定性,在TDC领域应用广泛。本论文针对TDC应用对高频多相时钟的要求,完成了一种低抖动延迟锁相环电路设计。基于DLL系统传递函数,分析了各噪声源噪声的传递特性以及各模块内部噪声特性,给出了改善系统相位噪声的设计方法。在系统架构方面,通过增加启动控制电路解决了DLL错误锁定问题并拓宽工作频率范围。通过低噪声设计理论的半定量分析,规划了系统带宽与各子模块主要性能参数设计。电荷泵CP采用宽摆幅Cascode结构,添加反馈环路保证良好的充放电电流匹配性,有效抑制了电荷注入等非理想效应；PD通过复位路径延迟的最优化设计,减小输出脉宽宽度,降低了CP输出电流噪声；VCDL采用差分结构延迟单元设计,抑制了输入时钟的共模噪声,获得了良好的线性度。采用合理的系统版图布局设计、规范的模块版图绘制、敏感电路隔离设计以及高频信号线的屏蔽设计,降低版图对电路性能的影响。基于TSMC 0.35μm CMOS工艺,采用Cadence软件完成了系统的电路和版图设计,进行了电路的前后仿真,最终完成了MPW流片验证。测试结果表明,电源电压3.3V时,该延迟锁相环频率锁定范围为80MHz-240MHz,静态相位误差235ps@125MHz,在锁定频率范围内,静态相位误差占时钟周期均比小于5%,125MHz输出时钟RMS抖动为3.6ps@125MHz,峰峰值抖动为35.07ps@125MHz。各项测试结果基本满足设计指标要求。