随着集成电路工艺的演进和设计技术的革新,逻辑门尺寸的减小、供电电压的降低、电路规模的增大以及电路频率的升高,使得电路单元对于软错误变得越来越敏感。软错误是一种瞬态错误,不造成集成电路的永久损坏。早期的研究认为组合逻辑电路的软错误率相对于时序逻辑电路的软错误率而言是可以忽略的。但是随着集成电路特征尺寸的减小,组合逻辑电路的软错误率快速上升,并严重影响深亚微米集成电路的软错误率。本文主要研究了集成电路中软错误问题的建模、分析方法和降低软错误率的方法。本文的研究工作还实现了一套基于C++程序设计语言的软错误分析软件。本文研究了工艺扰动对时序逻辑单元软错误的影响。最坏情况分析表明,沟道长度扰动引起的临界电量偏差最高可以达到81.7%。统计分析表明,由工艺扰动引起的临界电量的3σ偏差最大可以达到13.6%。研究发现工艺扰动对临界电量的影响主要来自局部扰动,而非全局扰动。本文研究了组合逻辑电路的软错误问题。研究发现了注入电荷量同脉冲宽度之间的指数关系,发现了临界电量同逻辑门延时之间的指数关系。研究发现组合逻辑电路的输出端对软错误的影响很大。本文提出了降低软错误率的输出端重新映射方法。该方法的软错误率降低比例在59.2%到89.8%之间,并且大多数情况下可以用于降低关键路径上的软错误率,不引入额外的延时。论文工作实现的软错误分析工具的误差在0.1%到4.5%之间。用论文工作完成的软错误分析工具对OpenRisc 1200进行了分析,发现乘法器性能对OpenRisc 1200的软错误率有重要的影响。利用论文工作实现的软错误分析工具,本文计算了电路性能对软错误率的影响,分析了高层次软错误分析工具的误差。