H.264/AVC作为新一代的多媒体视频标准,相比于以前的视频标准如MPEG系列、H.26X系列来说,在同等的图像质量下可大幅度的提高压缩比,有着非常广阔的应用前景。但H.264的这种优势是以提高编码端和解码端解码的计算复杂度为代价的,因此需要高效的硬件结构来满足视频播放实时性的要求。本文首先对H.264标准进行整体研究,然后详细分析了帧内预测和去块效应滤波算法,提出了实现两个模块功能的硬件架构。在帧内预测模块的设计中,首先调整4x4模式的解码顺序以加快速度,并设计通用运算单元以提高硬件资源的重用性,采用4个运算单元并行运算、plane模式预处理等手段提高系统性能。针对去块效应滤波模块,首先对整个滤波过程进行了关键路径进行分析,提出了5级流水线架构。改进边界滤波顺序以降低对存储器的访问,利用门控时钟降低系统功耗,并设计了可重用运算单元,采用具有转置功能的缓存器以加快对像素值的读操作。为了降低存储器带宽,对不同用途的像素值采用不同的存储机制。本文采用VerilogHDL完成了帧内预测模块和去块效应滤波模块的寄存器级建模,并依据JM9.4编写了C参考模型。采用不同的手段获得测试激励,使用Synopsys公司的数字电路仿真工具VCS对帧内预测模块和去块效应模块进行功能仿真和验证,结果表明两个模块的功能都达到了设计的要求,是正确的。采用台积电(TSMC)的0.13μm工艺库,用Synopsys的Design Compile逻辑综合工具,并结合适当的综合策略和优化手段,对帧内预测模块和去块效应滤波模块进行逻辑综合,结果是两个模块都可工作在50M的频率下。验证和综合的结果表明,上述两个模块都达到了本课题的设计目标。