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近年来，模／数转换器(ADC)在制造工艺、结构、性能上都有了很大的进步，正在朝着高速、高分辨率的方向发展。作为模／数转换器中的核心单元，采样／保持电路(S／H)直接为后级电路提供所需要的比较电平，其线性度、速度和精度将直接影响到系统指标。本文开发了一种可用于10位100MSPS流水线ADC的增益可控采样系统。首先，对采样系统进行理论分析，并对比几种典型S／H采样结构，基于电荷重分配理论开发了一种增益可控的采样／保持电路结构，针对采样系统的要求设计出时钟边沿小于280ps的两相不交叠时钟产生电路和控制通道选择的时钟控制电路。在S／H系统核心单元的开发中，详细分析了采样开关的各种误差源和非线性失真理论，针对衬底偏置效应对线性度的制约和高频信号馈通效应，开发出一种低馈通消除衬偏的采样开关。在满足高线性前提下，该开关可使输入到输出的馈通电压减小28.144mV；同时基于开关电容二阶系统最小建立时间(MST)理论和阶跃响应分析，采用时钟馈通频率补偿技术，设计出高性能运算跨导放大器。在确定的功耗下，该运放可使采样系统的响应速度提高22.7％。在Cadence环境下基于0.35μm SMIC Si-CMOS模型，采用HSPICE对电路进行了模拟仿真。结果表明，在输入信号为49.21875MHz正弦波，采样频率为100MHz时，该采样／保持电路在两种增益模式下的建立时间均小于4.2ns，建立误差小于327.043μV，达到了10位精度、100MHz采样频率的技术指标。对输出波形进行FFT分析，两倍增益和一倍增益采样／保持电路的SFDR分别为84.5dB和68dB。整体电路功耗为35.2mW。最后使用SMIC 0.35 Si-CMOS Double-Ploy工艺设计规则对该采样电路进行版图设计。结果表明，所设计的增益可控采样／保持电路已满足并部分超出了预设指标。调试后的电路已成功应用于10位100MSPS Pipelined ADC。