随着集成电路的工艺特征尺寸进入了深纳米阶段,芯片规模不断增大,后端设计也越来越复杂。逐渐增加的串扰和多模式多端角加大了时序的收敛难度,互连复杂性的提升加剧了芯片的绕线拥塞程度和可制造性问题,功耗问题也变得越来越重要。因此,开展新工艺下的后端设计研究工作具有一定的应用价值。本课题源于某企业项目,拟基于7nm工艺完成一款GPU核心计算单元的后端设计,论文取得成果如下:1)完成7nm工艺条件下GPU计算单元的布局布线,分别为布图规划,布局规划,时钟树综合以及布线。在布图规划阶段,基于7nm工艺新的物理设计规则,根据不同模块之间的数据流确定宏单元的摆放位置,同时进行电源规划以及物理单元的插入;在布局规划阶段,通过布局目标预估完成标准单元的摆放,利用扫描链重组来解决绕线资源不合理分配的问题,并对时序和拥塞问题进行布局优化;在时钟树综合阶段,研究常见的时钟树结构、时钟树的性能评估参数,实施时钟树的综合,使用提前偏斜方法解决时序违例问题;在布线阶段,采用全局布线,轨道分配,详细布线完成布线工作,同时进行串扰分析以及可制造性设计。2)采用SPG(Synopsys物理指导)技术的后端设计优化。针对逻辑综合过程中与布局布线阶段时序匹配较差使用DCG综合,DCG结合布局布线中的布局信息进行增强的放置后延迟优化,为后端设计提供更好优化的启动网表;在ICC2工具布局中使用DCG的放置信息为起点进行优化,加快了时序收敛;并且SPG支持拥塞优化,提高可绕线性;同时,针对功耗问题,在DCG综合时插入门控时钟单元和创建多位合并。3)进入ECO阶段修复剩余违例。分析不同类型的违例,采用相应的修复方法修复DRV违例、DRC违例、建立时间违例以及保持时间违例。最终的设计结果表明,本研究设计的GPU核心计算单元模块最大频率可达到2.3GHz,大小为535.8000μm×590.6400μm,规模能达到130万门且时序收敛,不存在设计规则违例,通过形式验证,达到最终实际工程的签核标准,可以交付流片。通过本项目的研究,为深纳米工艺节点下后端设计所面临的时序与拥塞问题,提供了新的解决思路,给相关的集成电路后端设计的发展提供了一些参考见解。