随着集成电路产业的飞速发展,集成电路的设计与制造逐渐趋于分离,设计公司与代工厂间的联动尤为重要。但由于不可信任的代工厂的存在,可能对最终产品的可靠性与安全性构成重大的隐患。以硬件木马为代表的恶意电路可以在生产与制造的各个阶段对原始电路进行攻击,导致泄露机密信息、修改电路功能、电路损坏等严重后果。如何实现对硬件木马的有效检测或进行预防硬件木马插入的可信任设计已成为当前集成电路产业的研究热点。现有的研究表明,电路的关键路径更容易受到硬件木马的攻击。尤其是当硬件木马具有不改变电路主输出、占用电路资源较少的特点时,木马对电路的影响很容易被工艺波动或外部环境噪声所混淆,现主流的硬件木马检测方法均难以对其实现有效检测。本文针对此类小型硬件木马,提出了一种预防硬件木马插入的实时监测方案。首先根据电路的拓扑逻辑结构计算出电路中各条路径的延迟,并选取延迟最大的路径标记为电路的关键路径。然后计算该路径中所有节点及其关联节点的转换概率。最后根据电路资源的配置情况,优先基于关键路径中低于既定阈值的节点进行监测器设计。相比于基于逻辑测试的检测方法,本文设计可以有效地解决硬件木马激活时不改变电路主输出的问题。相比于基于侧信道分析的检测方法,本文设计可以有效地解决硬件木马植入后其影响被环境噪声或工艺波动掩盖的问题。实验结果表明,该方案在最多增加24.32%面积开销的情况下,可以有效地预防和监测硬件木马在ISCAS85电路关键路径的植入。在超大规模集成电路广泛应用于集成电路产业的背景下,硬件木马的检测往往会带来高昂的检测成本,电路内部信号的可控制性与可观察性均会对检测难度造成影响。本文提出了一种基于区域评估的硬件木马检测方案,通过电路漏洞分析与可测试性分析,并基于每个区域中的可配置布局布线资源、关键路径与低转换概率节点分布,对每个电路区域进行量化的区域风险评估,来反映电路各区域对硬件木马的植入风险。在硬件木马检测过程中可依据区域风险评估结果对高风险区域进行重点筛查,从而大大减少硬件木马的检测成本。同时,该方案所提出的风险评估流程可以在电路之间进行横向比较,对电路优化、可信任设计等有一定的参考价值。