为了监控、记录、判定和控制现实世界的过程而获取和发送现实世界的信号是专用集成电路设计关注的核心价值,模数转换器(Analog to Digital Converter,ADC)在一定的采样率下将输入信号量化到一定的精度,是系统芯片(System-on-Chip,SoC)中不可或缺的一部分。逐次逼近型(Successive Approximation Register,SAR)ADC以其低功耗、中高精度和低成本的优势得到了越来越广泛的应用,并且正向着更高性能、集成更多功能的方向发展。如何提高速度和精度,降低功耗是近来研究关注的方向。本文采用自顶向下的设计方法,研究并实现了一款应用于SoC的12位0.83 MS/s SAR ADC,研究的重点在于精度的提高。设计基于SMIC 0.13μm CMOS工艺,电源电压为3.3 V。采用全差分阻容混合的拆分阵列数模转换器(Digital to Analog Converter,DAC)来提高精度、减小版图面积,提出精确的布局布线设计方法来实现电容阵列的高精度匹配。本文详细分析了DAC中存在的误差,研究了减小误差的校正技术并进行了设计验证。比较器采用预放大锁存结构,在分析各级电路失调的基础上,利用电容失调存储技术对比较器进行了失调校正。数字控制逻辑基于无冗余的逐次逼近寄存器,在减小误码率的同时优化了面积,并通过省电模式降低SoC的功耗。测试结果显示,当采样率为0.83 MS/s,输入信号频率接近奈奎斯特频率时,该ADC的有效位数达到9.711位,在同类的无校正转换器中精度较高。数据转换延时约24个时钟周期,功耗为3.2 mW。ADC采样率从0.104 MS/s到1.07 MS/s变化时,有效位数维持在9.7位以上。采用该转换器在保证信号完整性的同时对提高系统集成度,降低成本有着重要的意义。