MIL-STD-1553B是一种集中控制、数字式、时分制指令/响应型多路串行数据总线标准,总线因其高稳定性而被广泛应用于现代化的军事系统中。而1553B总线中的主要部分协议处理器国内至今依然没有相关的正式产品出现,所以研究和设计该 IP(Intellectual Property)核具有很重要的现实意义。　　本文在对1553B总线协议(即国标 GJB289A-97)进行深入研究和参考国外相关芯片的基础上采用自顶向下和模块化设计方法使用VHDL硬件描述语言对该IP核进行研究和设计。从研究1553B总线协议的基本消息字出发,依据其BC(总线控制器)、RT(远程终端)及MT(总线监视终端)三种不同的工作方式构建出IP核的内部模块结构为曼彻斯特编码和解码模块、BC、RT和MT协议处理模块、内部缓冲模块、存储器模块、BC、RT和MT寄存器RAM综合处理模块及定时器模块,并按照各个模块的功能设计出其状态、流程图,进而完成整个IP核的设计。在对部分相对独立模块进行单独仿真的基础上对整个IP核分别设定在不同的工作方式下基于基本的十种传输消息类型和检错等功能逐一进行行为仿真,再对其综合和生成门级网表以进行系统的门级仿真,最后使用 NiosⅡ处理器软核作为外部接口处理器在 Cyclone系列开发板平台上对IP核进行硬件实现和验证。　　验证结果表明对协议的理解和本设计的思想是正确的,基本上达到了预定的设计研究目标,为IP核的ASIC化奠定了坚实的基础。