集成电路的快速发展使人们的生活日新月异,生产和生活的需求促使集成电路朝着高速化、低功耗化和低成本化发展。在ASIC专用集成电路中包含许多功能模块,如微处理器、存储器、模拟电路和数字电路等,这些模块都需要协同工作在一定的时序条件下,为了完成复杂的系统功能,就需要给系统提供一个时钟信号源。基于锁相环技术的时钟源电路近年来得到了大量的发展及应用,也逐渐成为了 ASIC电路中产生时钟的主要选择之一,因此研究可应用于ASIC专用集成电路的锁相环(Phase Lock Loop,PLL)电路具有十分突出的意义。本文首先对PLL技术和PLL基本原理进行了研究分析,包括锁定状态、系统分类和典型结构,并给出了重要指标参数。紧接着对电荷泵锁相环中的几个关键电路模块进行了十分详细的研究,为后续进行PLL系统的设计打下基本的理论基础。其次是在EDA工具Cadence下对整个PLL系统的设计与仿真,主要包括设计了一种全差分式的环形压控振荡器,基于不含尾电流源的反相器增加了旁路构成基本延时单元结构,该压控振荡器具有结构简单、轨到轨输出、相位噪声良好的特性;同时针对高频应用场合对该压控振荡器的结构进行了改进,改进后的电路输出频率最高可达1.23GHz,且具有良好的相位噪声性能;采用了一种改善开关非理想效应的电荷泵结构,输出电流匹配良好。最后用Matlab/Simulink搭建PLL系统模型,验证系统稳定性,在Cadence/Spectre仿真器中对PLL进行瞬态性能、杂散性能和温度性能的仿真验证。完成整个电路系统的版图设计并进行后仿真验证,并给出关键模块的测试方案和整体的测试思路。本文最终实现的PLL基于传感器的应用场合,输出范围约7.6～8.6MHz,锁定时间小于10μs,抖动小于10ps,在参考时钟为8MHz时的参考杂散约为-190dBc,能满足在25℃～175℃的温度范围内正常工作。仿真结果显示该PLL能够实现快速锁定且跟踪输入信号,满足设计要求,已交付工厂流片。