面对大数据时代迫切的大规模数据存储需求，传统的大容量非易失性存储技术显得后劲不足，亟需工业界和学术界研究开发新型的大容量非易失性存储技术，以便有效缓解当前及未来大规模数据存储的严峻挑战。忆阻器阵列作为最具前景的新型非易失性存储技术之一，具有长耐久、非易失、高速度、高密度和低功耗的卓越性能优势。然而，其产品化和商业化的进程仍面临电路和器件两方面的科学与技术难题。本文针对于忆阻器阵列在非易失性存储领域的应用，从电路仿真和物理器件两方面展开研究，其主要工作如下：
　　第二章针对学术界关于忆阻器阵列读操作最坏情况的分歧与争议，我们采用Gauss-Seidel迭代法，对忆阻器阵列读操作进行了全幅阵列仿真研究，从选中单元位置和数据存储状态两个方面综合分析了忆阻器阵列读操作的最坏情况，为忆阻器阵列仿真分析和应用研究打下了基础。在忆阻器阵列高低阻态随机均衡分布的情况下，通过研究忆阻器单元位置对读操作电流的影响，我们确定了忆阻器阵列读操作的最坏选中单元为位于阵列字位线远源端的忆阻器单元。然后，以该忆阻器单元为读操作选中单元，研究分析了忆阻器阵列各个区域的数据存储状态对读操作的影响。对于读低阻态操作，读操作电流主要受阵列旁通电路短接效应的影响，其最坏数据存储状态为所有未被选中忆阻器单元都为低阻态。而对于读高阻态操作，读操作电流主要受阵列串扰电流注入效应和旁通电路短接效应共同作用的影响，而这两种效应又与忆阻器阵列的器件和电路参数相关，因而其最坏数据存储状态情况需按情况讨论。为此，我们提出了一种与忆阻器阵列电路参数相关的阈值阵列尺寸Nth指标，该指标可以用于判定忆阻器阵列读高阻态操作的最坏数据存储状态。
　　第三章针对大规模阵列尺寸下忆阻器全幅阵列模型仿真效率低、内存开销大的问题，提出了一种忆阻器阵列电路集总仿真模型，该模型可以通过灵活地选取不同的缩减系数对忆阻器阵列进行合理地简化。在忆阻器阵列操作最坏情况下，我们从忆阻器阵列电阻、忆阻器阵列读操作、忆阻器阵列写操作和忆阻器阵列功耗四个方面对忆阻器阵列电路集总模型进行仿真验证。仿真结果显示，忆阻器阵列电路集总仿真模型在保证仿真精度的前提下，能够有效地提高忆阻器阵列仿真效率和节省仿真内存开销，从而为忆阻器阵列性能评估、设计和应用提供了技术支撑。
　　第四章在前面两部分研究内容的基础上，我们以1S1R忆阻器阵列为例，分别从器件和阵列两个层面考察选择器单元器件参数优化设计范围，自底向上全面地仿真分析了1S1R忆阻器阵列中各器件和电路参数之间的相互依赖关系，为忆阻器阵列中器件和电路的设计与优化提供参考。首先，我们从器件层面仿真分析了选择器单元器件参数对1S1R整体单元特性的影响。1S1R整体单元的不同特性与选择器单元器件参数呈现不同的依赖关系，因此对1S1R整体单元特性进行优化需要综合权衡选择器单元对1S1R整体单元各特性参数的影响。然后，我们研究了规模为1Mbit的1S1R忆阻器阵列在满足一定的读写操作性能指标的前提下，不同的偏压策略对选择器单元器件参数设计范围的影响。从满足读写操作容限角度来看，能够实现选择器单元参数设计范围最优化的偏压策略依次为V/3、Floating、V/2，而从满足读写操作功耗角度来看，能够实现选择器单元参数设计范围最优化的偏压策略依次为Floating、V/2、V/3、GndFloating。最后，我们以V/2偏压策略为例，仿真分析了规模为1Mbit的1S1R忆阻器阵列中忆阻器单元特性对选择单元器件参数设计范围的影响。
　　第五章制备了一种Au/Ti/TiO2/Au忆阻器阵列结构，通过材料表征和电学表征，研究了Forming过程与器件本征结构对TiO2薄膜忆阻器单元阻变行为的影响及其背后的物理机制，对忆阻器物理器件的制备与应用具有指导意义。在不同Forming限制电流下，Au/Ti/TiO2/Au忆阻器单元分别呈现出双极型阻变或台阶式阻变行为。通过对忆阻器单元高低阻态导电机制进行拟合分析，我们运用导电细丝模型对两种不同Forming条件下的阻变行为进行了定性分析，并结合Au/Ti/TiO2/Au忆阻器单元的器件结构给出了相应的唯象物理模型解释。为研究器件本征结构对Au/Ti/TiO2/Au忆阻器单元阻变行为的影响，我们对未经Forming的Au/Ti/TiO2/Au忆阻器单元进行了同样的电学表征。测试结果表明，未经Forming的Au/Ti/TiO2/Au忆阻器单元呈现出阻变本征I-V特性，该阻变特性可通过将Au/Ti/TiO2/Au忆阻器单元分解成阻变层和非阻变层的2R串联结构进行解析重构。