边界扫描测试技术是一种可测性设计技术，可用于实现芯片级、板级甚至系统级的电路测试和故障诊断。随着集成电路设计和制造工艺的不断进步，边界扫描测试技术正得到越来越多的关注。但由于目前国内缺乏标准的测试平台，利用边界扫描测试机制进行电路测试和诊断还较为少见。 本文在分析边界扫描测试技术的基本原理及IEEEll49．1标准的基础上，提出并讨论了一种基于SoC的边界扫描测试硬件系统的设计方案。根据设计流程，首先将边界扫描测试硬件系统划分成边界扫描主控器、通信控制模块和测试存储器模块三个部分，其中边界扫描主控器是该系统的核心部分，又可以细分为CPU和边界扫描接口两个模块。然后利用QuartuslI软件对各模块进行设计、综合、仿真，最后下载到FPGA芯片中进行调试。调试结果表明，该测试硬件系统产生的测试信号完全满足IEEEll49．1标准的时序要求，可用于集成电路和印制电路板的边界扫描测试。 本课题利用Altera公司的Nios开发板作为硬件开发平台，借助QuartusII软件进行设计，完成了一个边界扫描硬件测试系统的设计。本文主要利用SoC设计方法学来实现边界扫描测试硬件系统的设计。课题选用Altera公司的EPlSl0F780C6ES芯片来实现最终的边界扫描测试硬件系统，完成一个可编程单芯片系统的设计。 本课题的研究表明，将边界扫描测试硬件系统做成一个基于IP核SoC是完全可行的，可以满足边界扫描测试硬件系统的快速、高效、小型的发展趋势。