FFT是数字信号处理中最基本也是最重要的运算，其速度的提高是数字信号处理领域中的核心问题之一。本文研究了高速高性能FFT处理器的VLSI实现，根据硬件设计原则选择基2时间抽取FFT算法，设计了流水线结构的蝶形计算单元和2维SRAM，并对整个体系结构进行了设计。　　 本文分析了FFT各种算法的特点和硬件实现的相关技术。基于Booth编码-Wallace压缩乘法器，设计了6级流水线结构蝶形计算单元，使用Modelsim对其进行仿真，在Synopsys Design Compiler中使用TSMC0.18μm的工艺库对其进行综合，在最坏情况下理论计算频率可达250MHz；其次，本文提出了大规模FFT计算中所使用的2维SRAM，实现了从两个方向对存储体进行读写操作，在不考虑中间空闲时钟时，比使用一个蝶形单元进行流水线并行计算的速度提高了(√N)倍；最后，使用Verilog进行系统描述，在Modelsim中完成了系统功能仿真，并对计算结果数据进行了分析验证。　　 综上，本设计采用的流水线结构和并行计算都能提高处理速度，由于2维SRAM的优点使得两种方法可以同时使用，从而使得本设计可以得到很高的计算速度，可以满足各种实时、复杂计算的要求。