伴随着物理、材料学、工程设计技术等方面的高速发展以及相互交融,人们通过跨学科的合作,使得集成电路中的最小尺寸不断打破原有工艺上种种因素造成的限制,让集成电路的规模变的越来越大。特别地,在现代集成电路中,存储器电路所占有的比重相对较大。而在存储器电路中,由于静态随机存储器(SRAM)具有着不需要刷新、速度较快以及使用方便的突出特点,其占据着重要地位。现今,伴随着工艺的进步,SRAM获得了飞速的发展。工艺尺寸的减小虽然对SRAM的使用范围的扩大有着好处,但是也对SRAM性能的要求愈加的严格。这其中,又以SRAM的速度,功耗和稳定性为重中之重。因此,设计人员在设计SRAM时,需要考虑各种因素。为了解决在先进工艺下,设计出能够满足高性能的要求的同时,尽量降低SRAM功耗的问题,基于工程项目需求,本文首先从国内外SRAM的发展背景和研究现状的综述出发,结合了当今SRAM发展趋势的解决方法,设计一款采取了FinFET工艺的具有高性能低功耗的全定制35*2048 SRAM。本文具体工作是完成了以下设计:存储单元阵列布局,灵敏放大器及预充电路设计,地址译码电路设计,ELAT电路设计,读写电路设计,冗余修复电路设计和整体电路及其版图的设计。本文的创新点一是:在电路方面,使用门控时钟和尽量以静态电路为主,并且采用了分级译码降低译码延迟与功耗和ELAT控制信号静态转动态设计减少无效时钟,还对灵敏放大器和SRAM的读写电路进行改进,提高了读取速度。另外添加了冗余修复模块确保芯片良率;创新点二是:在版图方面,优化阵列版图布局,对灵敏放大器的版图结构设计优化,提升抗工艺偏差的能力,鲁棒性。整体设计完成之后,通过DRC和LVS验证,经Hspice和redhawk等仿真测试。因为要体现出此全定制的优越性,所以与工程中大量使用的SRAM IP核MC阵列进行读出速度和功耗的比较,论证设计的正确性和设计方式对高性能低功耗目标的实现。具体而言,在高性能方面,本设计实现了访存频率2.5GHz的设计目标,并且较之于MC阵列读出延迟快20%左右。在低功耗方面,本设计在性能远优于MC的阵列的同时,功耗与MC阵列在同一量级,动态功耗为1.01243*10~-W~1,达到了低功耗的目的,并且突出了全定制的优越性。本文旨在为以后其他人的设计工作提供一种具有可行性的参考方案。