随着大数据时代的来临,高速串行链路(SerDes)以其低成本,抗干扰性强等优点受到广泛的关注。数字相位转换器(Digital-to-PhaseConverter,DPC)作为其中一个重要的时钟模块,它的线性度决定了接收机的抖动性能。因此,研究高线性度的DPC对于抑制抖动,降低串行通信系统的误码率具有重要意义。本文首先介绍数字相位转换器的工作原理和架构,详细阐述数字相位转换器的系统指标。接下来依次介绍数字相位转换器的相关子模块设计,包括占空比校准电路,多相位时钟产生电路和相位插值器。占空比校准电路通过数模混合型负反馈环路来调节差分输入时钟的共模点,以此来改变输入时钟的占空比。多相位时钟产生电路由延迟锁定环实现。采用两组鉴相器来鉴别出两组时钟相位的相位差,并通过负反馈环路来调节两组相位差,促使相位差相等,使得延迟锁定环锁定并产生均匀的多相位时钟信号。相位插值器是数字相位转换器最核心的模块。针对相位插值器的非线性,本文首先将数字相位转换器进行建模,通过数学分析来阐述非线性和电路参数的关系。接着依次提出谐波抑制技术和非线性权重插值技术来抑制谐波非线性和系统非线性。本设计基于CMOS40nm工艺设计了一款高线性度、低功耗的数字相位转换器。在电源电压1.1V,工作频率为4GHz的条件下,微分非线性小于0.17LSB(LeastSignificantBit),精度为1.953ps,DPC功耗为10.5mW。