随着集成电路飞速发展,集成电路的规模、集成度、功能复杂性均在增加。另外,先进工艺带来性能提升的同时,也带来新的挑战,如时序收敛、可靠性等问题。更重要的是设计人员还面临节约设计成本和缩短芯片设计周期的压力。专用集成电路(ASIC)设计也一样,亟待需要缩短新工艺下的设计周期。专用集成电路设计一般是在前端设计和验证完成之后才能开始物理设计,严重影响芯片开发周期。为了兼顾先进工艺特点和缩短超大规模专用集成电路设计周期,本文主要面向设计里的核心模块进行评估设计。评估设计目的是支撑前端设计的频率、功耗、面积评估,同时也为后端设计奠定基础。为此,本文以16nm FinFET工艺为例,主要进行了以下工作:首先研究了评估设计分析理论基础,主要对FinFET工艺特点、时序分析、功耗分析、电压降、电迁移、串扰和天线效应进行了详细介绍。然后通过EDA工具的组合建立了适合先进工艺的完整评估设计流程,接着结合流程完成了三颗专用芯片(A1、A2和A3)核心模块评估设计并且得到了评估分析报告。其中,A1核心模块主要是通过一版设计频率为750MHz的全corner评估实验详细介绍了评估设计完整流程。在子模块hin_core中,结合利用率和保持时间违例特点,提出了先修复部分关键路径的方法。在子模块pp_ctrl中,介绍了阵列相关路径优化方法。同时顶层时序检查时采用工程更改的方法修复了时序。A2核心模块采用多源时钟树综合方法分别进行了频率为1.8GHz、2GHz和2.2GHz的单corner评估设计,子模块分别采用了阵列分组摆放、合理设置路径组和布局范围的方法优化了时序。另外为了解决顶层调用子模块时,子模块端口之间容易出现时序不收敛的问题,采用脚本进行了预先判断。同时为了解决层次化顶层设计绕线容易出现绕线拥塞、串扰和电压降问题,提出了快速定制绕线和高效插驱动单元的方法。A3核心模块采用扁平设计方式,完成了频率为500MHz、600MHz和700MHz的全corner评估设计,在评估过程中应用了时钟和数据协同优化技术优化了时序。最后首先对比A3核心模块的评估结果和签核结果,说明了本文的评估设计结果可靠。然后通过A3、A1、A2核心模块评估设计方法与其他评估设计方法对比,不仅验证了本文评估设计流程可以完成全流程设计还说明了本文的评估设计方法能有效缩短设计周期和减小资源消耗。