目前,第五代移动通信(5G)e MBB场景下的控制信道选择了极化码作为编码标准。极化码是首个以数学方法被严格证明可达到香农极限的信道编码方法。极化码的构造基础是信道极化,即信道极化后的可靠性高的信道传输信息比特,可靠性低的信道则传输冻结比特。因为在码长趋近无穷大时才能实现完全极化现象,所以有限码长条件下的极化码性能并不理想。随着码长的增大,译码延迟和计算复杂度也会急剧增加。信道编码系统的性能优异主要取决于译码器的性能,因此本文的研究重点主要在于低延迟和低计算复杂度译码算法研究,以及高性能译码器硬件架构的VLSI设计与实现。本文的主要研究工作如下:1、串行抵消(Successive Cancellation,SC)译码算法的串行译码特点造成的高延迟与无线通信系统中高速信息传输目标相悖。在极化码构造中,冻结比特是发送端和接收端都预置的,可以加快译码速度。因此,本文在单个冻结比特、冻结比特对和冻结区间三个层面分析冻结比特对译码速度的影响,基于冻结比特对提出译码周期和计算复杂度的分析方法,并提出适用于流水线树型译码结构的冻结比特设计模式。最后简化的SC译码器基于FPGA实现,与前人的研究成果相比译码延迟优化了9.6%,吞吐率优化了10.4%。2、Fast-SSC(Fast Simplified SC)的译码树上有四种类型的特殊结点,在译码树的搜索过程中遇到此类特殊结点可直接译码。因此,通过分析基本特殊结点的特性,本文提出基于组合型特殊结点拓展的可能性,以及部分组合型特殊结点可以复用相同特殊结点译码器规则。针对译码树的搜索规则,提出跨结点处理似然值的方法以进一步加快译码速度,增加少量的逻辑电路即可实现跨结点处理似然值目的。另外,提出相同深度的结点复用同一存储空间的设计方法,有效节省了存储器资源的消耗。最后基于优化后的Fast-SSC译码算法,提出一种高性能的Fast-SSC译码器架构。基于FPGA的实现结果表明,与前人的研究成果相比译码延迟优化了约30%,数据吞吐率至少优化了39.1%。