国家重点工程项目北京谱仪(BESⅢ)正处于工程预研制和方案初步设计阶段，BESⅢ触发判选系统是谱仪实时数据获取(DAQ)系统的重要组成部分，而对齐来自谱仪各探测器触发子系统的信号又是触发判选系统判断好事例成败的关键。 本文所作的工作基于VME和FPGA两种先进技术，完成了可编程数字流水线延迟插件的软、硬件设计及调试和性能测试工作，插件为标准的VME单宽6U插件，即将应用于北京谱仪触发判选系统主触发逻辑中，用来对齐来自谱仪各探测器触发子系统的信号。在预研制过程中，使用了两种可编程的延迟方法并对比了这两种方法：一种是利用移位寄存器与多路选择器串联来实现可编程的延迟，此方法简单、可靠性强；另一种则是利用双口RAM具有的独立的读和写地址线，在设计中使读、写地址间距可调来实现可编程延迟。两种方法异曲同工，为纯数字延迟，具有抗干扰性强、误差小、电路简明，可操作性强等优点，既体现了设计的多样性，又体现了FPGA设计的灵活可编程特性。该插件的工作由40MHz时钟控制，输入电平为LVDS、输出为LVDS和ECL电平，其初始化通过VME总线加载，并具有多种编程下载方式。 插件经过测试，能在0～71时钟周期之间，以一个时钟周期为步长实现对输入信号的可编程延迟，延迟精度为25ns，满足触发判选系统总触发逻辑对齐来自各个探测器触发子系统信号的要求。