可重构计算系统的基础为通用计算机和专用ASIC。它既具有专用ASIC的高效性的优点又具有通用计算机的灵活性,在加/解密、信号处理和模式识别等许多领域可重构计算系统有着广泛应用。在可重构计算技术中部分可重技术是一种刚开始研究的技术。它能够实现硬件资源的时分复用,使得可重构计算系统在配置新的功能时不会影响器件上其余部分的逻辑功能。和早期的全局可重构计算技术相比,部分重构技术在提高资源利用率和系统性能方面具有先进性。目前,FPGA动态可重构技术的应用正在基于常规的SRAM FPGA平台起步,其主要成功的应用往往还停留在静态系统重构阶段。由于常规的SRAM FPGA,其芯片逻辑功能数据重载需要大约数ms-几十ms。在数据重载时,动态可重构系统的功能连续性会受到影响。此外,芯片的配置时间和芯片的配置面积成正比,初期庞大的数据配置消耗大量的时间,使得FPGA的应用受到了很大的限制。因此如何克服和减少这样的重构时隙,是实现动态可重构系统的瓶颈问题。针对目前动态可重构技术中重构时隙的问题,本文利用流水线技术和部分可重构技术,提出并讨论了一种流水线可重构体系结构的函数级原型设计方法。主要内容包括:首先介绍了目前可重构计算技术的研究现状和意义,分析了存在的问题。然后在现有流水线可重构结构上,提出了一种改进的流水线重构结构。并且进行了验证方案的设计。其次论文系统地论述了基于流水线可重构结构的设计方法,对流水线可重构的设计方法进行了数学建模,给出了一个通用的流水线可重设计方法。最后对该设计方法采用AES算法进行了仿真验证,在Xilinx Virtex-II Pro FPGA上实现了部分可重构的系统。并通过实验结果证明了这种部分重构设计方法的优势。