【摘 要】
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随着现代电子系统及通信领域对信号源质量的要求越来越高,相位噪声作为衡量信号源质量的重要指标也受到了更多的重视。为实现相位噪声高指标测量,本文从基于鉴相法的相位噪声测试系统硬件架构出发,完成了整机系统数字部分电路设计,实现了高速数据采集、数据大容量存储功能,并在FPGA片上建立相噪处理算法,有效的提取了被测信号相位噪声信息。本文主要的研究内容有:1、低噪声高精度数据采集。采集过程引入的噪声对相位噪声
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随着现代电子系统及通信领域对信号源质量的要求越来越高,相位噪声作为衡量信号源质量的重要指标也受到了更多的重视。为实现相位噪声高指标测量,本文从基于鉴相法的相位噪声测试系统硬件架构出发,完成了整机系统数字部分电路设计,实现了高速数据采集、数据大容量存储功能,并在FPGA片上建立相噪处理算法,有效的提取了被测信号相位噪声信息。本文主要的研究内容有:1、低噪声高精度数据采集。采集过程引入的噪声对相位噪声测量有很大影响,本文选用高精度的模数转换芯片,搭配FPGA设计算术平均滤波以及互相关降噪算法,实现信号采集模块的低噪声高精度数据采集功能。2、数据大容量存储技术。由于相噪算法处理需要大量数据点,FPGA片上存储资源有限,因此本文构建了“FPGA+DDR3 SDRAM”存储架构,存储大量数据点,为算法运算提供了数据源。3、相位噪声测量算法设计及实现。算法以鉴相法测量相位噪声作为出发点,结合FIR低通滤波、傅里叶变换等数字信号处理方法改进,确定了“相位信息提取+降采样+互相关+功率谱估计”设计架构。在基于FPGA的硬件平台上实现功率谱密度测量,通过将多频段功率谱密度曲线拼合,实现多分辨率功率谱估计,得到相位噪声信息。本文设计的数字系统指标为:信号采集过程信噪比不低于90dB,单次运算可存储220M、16bit数据点,算法可提取相位噪声,通过软件显示,实现分析频偏1Hz～2MHz;底部噪声:（RF in 10MHz）≤-165d Bc/Hz@1k Hz、≤-170d Bc/Hz@10k Hz,（RF in 100MHz）≤-155d Bc/Hz@1k Hz、≤-165d Bc/Hz@10k Hz。经过设计验证,最终系统各个模块功能实现,且均符合指标要求,系统可有效测量被测信号的相位噪声。
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