随着半导体技术的发展,众核处理器已广泛应用于高性能计算领域。新一代GPDSP处理器是国防科大为了应对高性能计算更高的需求,研发的一款高性能、高带宽、低延迟的具有超百万万亿次计算能力的众核处理器。但是随着GPDSP中核心数量的增加,DSP核心与核外的通信网络变得越来越复杂,使得DSP核心与核外的传输线面积开销变大,传输线延迟变长,传输带宽要求变高,以至于影响了整个GPDSP项目的开销、延迟、性能和功耗。为了进一步优化多个核心与核外的通信网络,采用了一种超节点的架构来实现多个核心与核外之间的通信。本课题的目的是设计一个面向超百万万亿次处理能力的GPDSP中的超节点控制器,使超节点控制器在优化众多DSP核心和片上总线的通信网络的同时,还能满足多个处理单元数据仲裁,数据分发,广播操作,突发操作,数据搬移和AXI化等需求。在GPDSP中,超节点由四个DSP核心和一个栅栏同步单元组成,超节点控制器是超节点中多个DSP核心与核外进行数据交互的中转控制中心,分为数据通路和配置通路两个部分。本项目的设计工作分为了四个部分,分别是超节点控制器数据通路的设计、超节点控制器数据通路的验证、超节点控制器配置通路的设计和超节点控制器配置通路的验证。数据通路和配置通路的设计是基于AXI总线协议。数据通路由读地址通道、读数据通道、写通道和写响应通道四条通道组成,主要是实现超节点中四个DSP核心与片上总线的Data数据交互;配置通路由Jtagc读写配置通道、Jtagc读写确认通道、L1C读写配置通道、L1C读数据通道和L1C写确认通道组成,主要是实现CPU、Jtag或外设的配置模块对DSP核心的配置信号的传输。超节点控制器采用分离的数据通道,使用双向的VALID和READY握手机制,还支持不对齐数据传输,支持突发数据传输,支持广播,支持乱序交易。本课题设计的超节点控制器具有以下的创新点:1.超节点控制器与AXI总线兼容,因此具有更大的灵活性和可移植性;2.在超节点控制器的设计中增加了广播单元,从而减轻了片上网络的带宽压力;3.在超节点控制器的设计中增加了一个Transfer单元,从而减少了DSP核心的带宽压力;4.本超节点控制器的设计对程序员友好,它可以解决不对齐的内存访问,特别是传输模式等问题。对超节点控制器数据通路和配置通路的验证,主要是搭建数据通路和配置通路的功能验证平台进行功能验证。验证平台由别验证的DUT模块、黄金模型、激励生成模块以及Compare等模块组成,依据测试方案和测试用例,在验证平台中加载激励,获取响应,确认响应是否满足预期功能目标,直到超节点控制器的所有功能均能正确实现。在功能验证完成后,进行DC综合,得出超节点控制器的时序报告、面积报告和功耗报告,检查超节点控制器的性能、面积、功耗等方面的可行性和正确性。DC综合结果显示超节点控制器的关键路径延迟为0.36ns,SNC的工作频率可以达到2.85GHz。SNC的面积开销为29927.09um2,其中数据通路的面积开销为27291.74μm2,占总面积的91.19%;配置通路的面积开销为2635.35μm2,占总面积的8.81%。SNC的总功耗为53.9710m W,其中数据通路的功耗为46.9752m W,占总功耗的87.04%;配置通路的功耗为6.9958m W,占总功耗的12.96%。验证和综合结果表明,SNC可以很好的实现设计文档上的功能目标,同时在工作频率、面积开销和功耗开销等方面都满足设计要求。