本文首先研究了高级加密标准(AdvancedEncryptionStandard，AES)算法、公钥密码算法(RSA)，并针对两种算法各自的优缺点，采用将两种算法结合在一起来实现对数据进行加解密的混合加解密算法。在AES算法实现中，在对比了流水线结构、内部流水线结构和循环展开结构的速度和特点之后，选择了基本结构来实现算法。在AES算法密钥扩展方面，采用了加密同步扩展，并将各扩展密钥存入存储器中，在解密时从存储器中读取密钥的方法。在RSA算法实现中，采用了以低位乘法器单元连乘、连加的方式来实现高位乘法器，以查找表来实现试商等方法，大大减少了所需的芯片资源。 按照自顶向下的设计方法，采用可综合的代码风格，在Quartus4.2软件中分别设计了AES算法、RSA算法各个功能模块的VerilogHDL代码，并进行了仿真，验证了设计的正确性，并以Altera公司的Cyclone系列EP1C6Q240C8型FPGA为载体进行了映射和实现，其AES算法加密正常工作的时钟频率为33.33MHZ，解密为28.57MHZ，RSA算法中的模乘单元的正常工作速率为650次/秒。 在设计出了AES、RSA两种算法的IP核设计之后，研究了Altera公司开发的32位NiosⅡ嵌入式软核的特点，给出了一个基于可编程片上系统(systemonaprogrammablechip，SOPC)的嵌入式混合加解密系统的设计，本设计充分利用前面设计的AES、RSA两种算法的P核，结合SOPC的设计方法，分别定制了AES、RSA两种算法的自定义指令，通过在NiosⅡ嵌入式软核上编写C语言算法代码来实现对数据的加解密功能，大大提高了算法实现的灵活性。