论文部分内容阅读
全球数字化视频信号处理及便携式通信技术等领域的快速发展,促使高性能A/D转换器的研究成为当务之急。基于对10-bit 100MSPS Pipelined CMOS ADC系统结构的分析研究,结合系统性能确定了子ADC的指标要求,详细讨论并设计了子ADC单元模块的设计,包括预放大锁存比较器,参考电阻串和时钟控制编码电路。首先,根据第一级2.5位/级,中间五级1.5位/级,最后一级3位/级的七级流水线ADC系统结构分析,并结合预期总体性能指标,分析了系统对子ADC的指标限制。其后,在具体的子ADC设计中,对比各比较器类型的优缺点,并基于预放大锁存快速比较理论,提出一种新型高速低功耗预放大锁存比较器电路拓扑;根据ADC系统所允许的参考电压最大波动限制,在回馈噪声对输入参考电平的影响和功耗之间折衷,确定优化的参考电阻串阻值;根据不同级精度的编码要求,设计出时钟控制编码电路。在具体电路设计中,不仅充分考虑了噪声、失调和失配等非理想因素,而且在实现系统对子ADC的指标限制前提下,降低了功耗。然后,应用典型0.35μm/3.3V硅CMOS工艺模型,通过Cadence模拟软件进行模拟仿真。结果表明,该新型预放大锁存比较器延迟时间231ps,功耗118.6μW。将该比较器应用于不同级精度子ADC时,各级子ADC都能在100MSPS的采样频率下正确工作,最小可分辨电压达到10mV,建立时间不超过1.2ns;当参考电阻串阻值优化为1K?时,其回馈噪声对输入信号和电阻串参考电压产生的毛刺峰值分别是6.35mV,1.57mV;各级子ADC的总功耗为5.57mW。可知,模拟结果完全满足ADC系统对这些子ADC单元模块的预定指标。当子ADC和构成ADC的其他模块进行系统仿真,采样频率为100MSPS时,ADC系统获得不超过±1/2LSB的DNL;当正负输入端分别输入频率40.902MHz,相位相反的正弦信号时,SFDR为75.4584dB。证明所设计的子ADC不仅能确保ADC系统正常工作并达到指标要求,而且实现低功耗。最后,采用SMIC 0.35μm双层多晶硅、四层金属的CMOS数模混合工艺,综合考虑整体拓扑结构、单元电路隔离、信号串扰和几何匹配等因素,利用Cadence