随着社会对嵌入式系统性能的要求不断提高,以PCI(Peripheral Component Interconnection)总线为代表的传统总线已经远远无法满足现代嵌入式系统实时性强、功能丰富、拓扑结构灵活多变等多方面的要求,系统互连已成为限制系统性能的瓶颈。快速输入输出总线(RapidIO)自推出以来以其高的数据传输速率、低的字节开销、丰富的事务类型、对系统的拓扑结构没有任何限制等优点迅速在嵌入式互连领域占据了主导地位。本文主要研究该串行总线技术的物理层,基于该层实现了端点器件的相应接口,对实现结果给予相关验证。通过对技术的分析、硬件的设计和验证,说明本文具有相应的学术意义和较高的工程指导价值。本文的主要工作如下:①设计语言和硬件设计平台的选择。目前有两种符合国际标准的硬件描述语言:VHDL和Verilog ,由于Verilog在门级的描述能力强于VHDL,所以本文选择其作为设计语言;根据对资源消耗的初步估计确定可编程芯片的具体类型为ALTERA公司的Stratix GX系列芯片。②在研究物理层协议的基础上,对物理层的实现进行模块划分并确定各个模块的主要功能和具体实现的方式,以时钟域划分来保证各个模块功能实现的可行性和设计复杂度的均衡性,达到了在降低设计复杂度的同时对芯片内部通用资源占有率相对较少的目的。③在已划分好的结构基础上,对各个模块的核心部分进行编码设计,其中重点是链路的初始化状态机设计、物理编码子层的8B/10B编码和解码设计、对编码数据的高速串行化和高速串行数据的解串化设计;验证了在可编程芯片上实现的这些核心模块的正确性,同时说明了在可编程芯片上实现它们是非常方便和快捷的。④针对已经设计的模块进行性能分析;在数据传输速率、数据传输效率、功耗、支持事务类型的种类等方面与传统总线的代表PCI总线进行比较,指出了它相对于传统总线的各种性能优势以及实现与传统总线相同功能所具有的更低的成本优势。