【摘 要】
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相比于普通的低密度奇偶校验（LDPC）码,空间耦合LDPC码凭借着码字在空间上互相耦合的特殊结构,有着优秀的译码性能以及较低的译码复杂度。然而,在空间耦合LDPC码的两种传统译码方式中,要么存储资源需求过大,要么不适于并行计算。因此,本文以低存储量与并行计算为目标,对空间耦合LDPC码的译码方式进行研究,并且给出基于不同译码方式的译码器的现场可编程逻辑门阵列（FPGA）实现。第一,针对传统译码方式
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相比于普通的低密度奇偶校验（LDPC）码,空间耦合LDPC码凭借着码字在空间上互相耦合的特殊结构,有着优秀的译码性能以及较低的译码复杂度。然而,在空间耦合LDPC码的两种传统译码方式中,要么存储资源需求过大,要么不适于并行计算。因此,本文以低存储量与并行计算为目标,对空间耦合LDPC码的译码方式进行研究,并且给出基于不同译码方式的译码器的现场可编程逻辑门阵列（FPGA）实现。第一,针对传统译码方式中存储量高或计算慢的问题,本文以滑动窗译码方式为基础,借鉴流水线译码方式中并行计算的思路,重新对信息更新顺序进行组合,同时还采用了紧凑型存储管理,最后得到了一种新的译码方式,即混合译码方式。该译码方式兼具存储量低与并行计算的特点,有效地提高了吞吐量以及降低译码时延。第二,在基于滑动窗译码方式的译码器的FPGA实现中,本文采用实时读取配置的方案,将校验矩阵的相关信息存储于只读存储器中,提高了灵活性;采用部分并行结构,同时处理多个信息（并行度等于扩展因子）,提高了吞吐量;采用环形存储器的设计,加快数据移动的速度,从而提高了整体译码速度;采用比例最小和译码算法,简化信息更新过程,降低了计算复杂度。第三,在基于混合译码方式的译码器的FPGA实现中,主要的不同点是在存储器上使用多路复用器,以便由控制信号读取（或者写入）相应的数据块,从而支持多个处理器同时工作,处理更多的信息（并行度等于扩展因子乘以处理器的个数）。在150MHz的时钟频率下,7个处理器、1次迭代的混合译码器的吞吐量能够达到278Mbps,约为同计算复杂度、同译码性能的滑动窗译码器的6.1倍,同时在存储量上消耗更少。
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