芯片设计复杂度不断加大,验证在研发周期中占据着比设计更多的工作量,同时由于研发速度加快,芯片研发周期不断缩小,有效缩短验证时间、提高验证效率成为芯片研发的重中之重,亦成为亟待解决的问题,受到业界的高度重视。基于此,本文重点研究基于UVM的一种总线监控电路的验证技术。基于对总线监控电路验证的需求分析及不同应用场景,制定了总线监控电路的验证策略和验证方法,完成了验证平台的逻辑结构设计。借助sequence机制、phase机制等UVM关键技术,使用System Verilog验证语言设计了序列发生部件、驱动器部件以及监控器部件等验证单元,验证单元集成的验证平台可将测试激励的产生与驱动分离,减少了验证平台出错的几率,实现了激励注入、验证结果对比打印、验证环境自动运行、待测设计的行为精确控制等功能。依据总线监控电路的功能点分布及提取结果,设置了基本资源测试、总线监控消息轮询功能测试以及详细功能测试等四类共计102条验证用例。使用定向数值测试与随机测试相结合的方法对总线监控电路仿真验证,自动生成覆盖率报告,报告分析结果表明,总线监控电路的验证平台功能正确,设计符合要求。总线监控电路的功能覆盖率达到了100%,代码覆盖率达到了97.03%,达到了验证所要求的指标。相比传统验证平台,验证用例的设置减少了30%,验证时间减少了约20%,本验证平台可复用到系统级或其他子系统的验证平台,可有效地减少验证时间,提升工作效率。