【摘 要】
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高速I/O总线的发展迫使传统的并行总线向高速串行总线过渡,其中PCIExpress普遍被认为是下一代IO总线的标准。至今最新的PCIE2.0版本要求串行数据速率高达5Gbps,这足以满足当
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高速I/O总线的发展迫使传统的并行总线向高速串行总线过渡,其中PCIExpress普遍被认为是下一代IO总线的标准。至今最新的PCIE2.0版本要求串行数据速率高达5Gbps,这足以满足当前业界对传输速度的一般要求。本文通过对现有流行的高速串并转换电路实现方案的分析和比较,指出它们在0.13um一般工艺条件下不适应PCIE2.0物理层的缺点,并提出了一种切实可行的基于多相时钟的PCIE物理层解决方案,回避高速时钟产生的困难和高速工作频率对电路的苛刻要求。另外本文还着重讨论和设计了电荷泵型锁相环作为多相时钟的实现方法,为整个PCIE2.0物理层方案提供基础条件本文的创新之处和研究成果主要包括:1.提出了一套新的基于多相时钟的PCIE2.0物理层实现方案,并利用时钟周期性在接收器前端添加循环移位电路解决了过采样移位溢出问题2.采用全定制设计方法实现了一款能够产生5Gbps串行数据的高速并转串电路。3.仔细分析了电荷泵型锁相环的工作原理,研究了非理想性的影响,并采用全定制设计方法实现了一款10相500MHz时钟输出的锁相环。4.分析总结了面向混合信号物理层版图的设计方法和注意事项。
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