在通信技术与半导体产业迅猛发展的今天,模数/数模转换器的应用越发广泛,对其性能的要求越发苛刻,因此针对该领域的研究也越发深入。其中,采样时钟系统的性能严重影响着整体模数/数模转换器的功能与性能指标,而业内大多数为模数/数模转换器提供稳定时钟信号的相关电路都是基于锁相环与延迟锁相环设计研制的。在这样的背景下,本文首先对锁相环与延迟锁相环基本工作原理进行分析比较,接着根据相位噪声与时钟抖动的定义与成因分析了时钟抖动对整个模数转换器系统的影响。在这基础上,本文提出了一种应用于高速高精度流水线模数转换器(Pipeline A/D Converter)的低抖动CMOS时钟稳定电路。本文首先根据电路应用的频率范围,稳定性需求以及功耗要求,决定采用延迟锁相环原理进行设计。其次,本文提出的时钟稳定电路不同于以往延迟锁相环结构,主要是通过设计边沿检测电路对不断调制中的反馈信号进行边沿检测,输出所需的时钟边沿,从而使输出信号频率跟随输入信号,反馈回来的时钟输出方波信号作用于电荷泵电流源与电流沉,进而对环路滤波器中电容的充放电大小进行控制,造成该电容上积累电荷的变化,形成对后级压控延迟电路延迟时间的控制,对延迟时间的不断调制会直接反映在输出信号占空比的调整上,最终形成上述的反馈环路。通过与双边沿调制方式进行比较,本文提出的单边沿调制方式,能够显著降低由时钟稳定电路自身所引入的时钟抖动,既节省了整体电路版图的面积也降低了电路的复杂度,并针对影响时钟稳定电路多项关键性能的电荷泵环路进行优化设计。由于存在于电荷泵环路中例如充放电电流的电流匹配等问题,对于输出占空比大小精度以及时钟抖动性能有着重要的影响,本文设计使用结合式电荷泵结构以及自偏置电流镜达到有效降低电荷共享效应影响的目的,并在一定程度上降低了电流失配。基于D触发器结构的启动电路可以实现对输出占空比最大值的初始化,能够有效地提高环路锁定时间。抖动退化放大器的设计也在一定程度上改善了时钟抖动性能。通过对压控延迟单元的合理设计,使整体时钟稳定电路精准地实现目标占空比而无需引入任何参考信号或设计任何额外的基准电压,这不仅将从根本上降低了电路的设计难度、复杂度以及总功耗,同时良好地抑制了由工艺、温度漂移及电源电压不稳定造成的一系列非理想因素对占空比精度以及时钟抖动的影响。应用带密勒补偿的二阶低通滤波器,可以在减少版图面积的同时,能够较好地降低纹波电压的波动,保证整个时钟稳定电路的稳定性与环路锁定速度之间的折衷。本文提出的高速低抖动CMOS时钟稳定电路基于SMIC 65nm 1.2V/2.5V CMOS混合信号工艺进行设计与仿真,对电路涉及的每个具体模块进行仿真与验证,并对仿真结果进行了分析。系统整体仿真结果显示:当输入信号频率低于500MHz时,电路输入占空比范围在10%~90%内可输出精确的50%占空比,其调制精度在±0.2%范围之内,锁定时间在200ns内。通过Matlab数据处理,输入频率在200MHz时,可以得到输出信号峰峰值抖动为1.447ps,RMS抖动值为186.6fs;输入频率在500MHz时,可以得到输出信号峰峰值抖动为1.42ps,RMS抖动值为124.2fs。2.5V的模拟电压下,电路总功耗为1.88mW。性能达到设计要求。