随着半导体工艺的进步,电路的供电电压不断降低,电压域模拟电路的设计与优化愈发困难,集成电路的“数字化”已经成为一种趋势。先进集成电路工艺在时间域量化的精度已经达到皮秒级,随着工艺的发展,时间域量化的优势将愈发明显。时间数字转换器（TDC）用于测时电路,可以将输入的时间域信号转换为数字信号,在激光测距、量子物理、分子影像等诸多领域都有着广泛的应用,高精度、大测量范围时间测量技术已经成为当前的研究热点。本文针对TDC在飞行时间测量（To F）等对分辨率与测量范围均有较高要求的应用领域,设计了兼顾分辨率与测量范围的TDC电路。该TDC能够在两种模式下工作:模式一需要外接高质量参考时钟,拥有更高的测量范围,能够克服工艺、电压、温度（PVT）对TDC实际测量的影响;模式二不需要外接参考时钟,拥有更高的分辨率。两种工作模式均可单独作为独立的TDC使用。本文的具体工作主要分为两个方面:在TDC设计方面:基于Cadence Spectre仿真平台与SMIC 55nm CMOS工艺,针对传统TDC分辨率与测量范围相互制约的问题,设计了一种基于延迟锁相环（DLL）的二级内插式TDC。该TDC第一级使用倍频延迟锁相环（MDLL）内插结构扩大测量范围。仿真验证结果表明,在参考时钟为10MHz,倍频系数为25倍的前提下,该TDC的分辨率为7.8ps,测量范围达到130us,单次插值内微分非线性（DNL）小于0.4LSB,积分非线性（INL）小于0.4LSB。进一步地,针对其需要外接高质量参考时钟的缺陷,设计了一种基于环形结构的两步式TDC。该TDC第一级使用差分环形结构以扩大测量范围。仿真验证结果表明,该TDC的分辨率为5.5ps,测量范围达到5.8us,微分非线性（DNL）小于0.5LSB,积分非线性（INL）小于1.3LSB。两种TDC的第二级均通过改变压控延迟单元输出端负载电容的数量,利用DLL结构精确控制压控延迟单元的延迟,以产生代表分辨率的延迟差,进而实现细量化,提升分辨率。TDC测试方面:给出了一种基于FPGA的TDC测试方法和流程,使用XILINX kintex-7 FPGA开发板,搭建TDC测试平台,对所参与的SMIC 0.18um CMOS工艺下流片的内插式TDC芯片完成精度测试。另外,针对所设计二级内插式TDC结构的特殊性,提出了一种改进的码密度测试算法,该算法能够提取内插式TDC中延迟单元的失配误差信息,针对此算法完成了MATLAB建模与仿真。