随着集成电路规模的不断增大,单个芯片上集成了更多数量的晶体管,能够完成更加复杂的功能。另外,由于日益紧迫的市场要求,芯片的设计周期变得很短,大量地运用预先设计好的标准IP模块来构建芯片的方法逐渐成为主流,这样就会使集成电路的制造故障增多,同时电路的测试问题变得越来越棘手,于是提出了可测性设计。当前在一些集成电路中,出于对测试周期和全速测试的考虑,即使是运用传统的DFT(可测性设计)技术,采用基于扫描链的测试方法,也还是难以满足其测试的要求。然而,如果采用基于BIST(内建自测试)的测试技术,不但能够减少测试周期还能实现全速测试。本文通过内建自测试方法对4096点快速傅立叶变换(FFT)的专用集成电路(ASIC)进行了可测性设计。第二章介绍了几种可测性设计方法,比较了它们的特点,确定了各自的适用范围。在此基础上得到对FFT专用集成电路的可测性设计的整体方案,即采用内建自测试的方法对其中的乘法器和存储器进行可测性设计。第三章对内建自测试的各个组成部分的理论和电路结构进行了研究。第四章以FFT电路中高速的16×16位定点乘法器为例,实现了该乘法器功能电路的设计以及内建自测试电路的设计。由于在FFT电路中需要大量的存储器来完成数据接收和中间运算结果的存储,而SRAM的片外测试比较困难且速度较慢,所以接下来第五章通过对嵌入式存储器的故障模型和测试算法的分析,对原有的算法提出了改进,提高了故障覆盖率,最后运用BIST技术对SRAM进行了可测性设计。在文章的总结中,对所做的工作的创新之处做了比较详细的介绍。实验证明内建自测试方法对测试仪器的要求可以大大降低,能够进行全速测试,从而显著地减少测试成本、简化测试步骤,大幅度提高测试效率。