该文主要对部分耗尽CMOS SOI器件、电路的特性和设计展开研究,针对新开发的0.8um部分耗尽CMOS SOI工艺,完成了配套PCM、电路工具版以及部分耗尽CMOS SOI 64K静态存储器的电路与版图设计,最后针对第一次工艺流片的初步测试结果进行了讨论和分析.首先,对部分耗尽SOI器件和电路的特性进行了总结和研究.主要讨论了浮体、体接触方法以及自加热效应的影响,给出了几种主要的体接触方法,讨论了部分耗尽SOI器件的ESD特性.重点研究了部分耗尽静态存储器电路设计中的特殊效应,包括瞬态BJT效应、"first cycly"效应和位线负载失配;对部分耗尽SOI器件体接触结构对器件和电路行为的影响进行了详细的研究,并且提出了一个实用的体接触结构的仿真模型,该模型可以处理分布式体接触电阻和体接触结构引入的寄生电容.其次,详细介绍了0.8um部分耗尽CMOS SOI 64K静态存储器的电路与版图设计过程.成功建立了宽初步完善的0.8um部分耗尽CMOS SOI超大规模集成电路设计规则、全定制正向设计流程以及版图验证系统,并将其成功应用于部分耗尽CMOS SOI 64K静态存储器的电路于版图设计中.完成了部分耗尽CMOS SOI 64K静态存储器的电路与版图设计.完成了0.8um部分耗尽CMOS SOI工艺的配套PCM和电路工具版设计.最终完成的部分耗尽SOI 64K静态存储器版图面积为6.8 x 4.7mm<'2>,集成度44万晶体管,存储单元的尺寸为19.75 um X 10.8um.这是国内首次完成超大规模CMOS/SOI集成电路的全定制正向设计工作.最后,针对第一次工艺流片的初步测试结果进行了讨论和分析.对部分耗尽101级环振电路进行了测试,结果显示可以在2到9V的工作电压下稳定起振,在5V工作电压下单级延时198ps.给出了典型尺寸器件的测试结果,并对数据进行了处理和分析,结果显示我们得到的单管性能优良,阈值调整有利于抗总剂量辐射,各种测试结果符合理论分析的预期.