论文部分内容阅读
随着移动互联网的快速发展,人们对于便携式移动智能终端处理信息的速度和待机时间的要求也越来也高。存储器作为移动设备系统芯片(System On Chip, SoC)中的数据存储单元,面积占整个SoC芯片面积的一半以上,存储器的性能对SoC芯片的影响很大。在低功耗SoC芯片设计中,低电压下存储器能否正常工作将直接影响到SoC芯片的功能,所以研究低电压下存储器的设计非常重要。对于静态随机存储器(Static Radom Access Memory, SRAM),随着工艺尺寸的不断缩小,工艺偏差对电路的影响越来越大。这种影响主要表现在两个方面：一是存储单元的读写稳定性降低,传统的6管单元在低电压下性能严重恶化；二是时序延迟变化增加。本文着重研究低电压静态随机存储器的电路,基于SMIC 65nm CMOS工艺设计了低电压SRAM电路及其编译器,通过流片验证了设计的有效性。论文主要内容包括：(1)介绍SRAM的结构和基本工作原理,分析了低电压下SRAM静态噪声容限降低、读能力降低、位线上单元数量受限和工艺偏差影响增大等问题,对现有的低电压SRAM技术进行分析总结。(2)针对在低电压下传统的6管SRAM单元面临的问题,本文提出了一种12管SRAM单元。这种结构的SRAM存储单元可以在近、亚阈值电压区域稳定的工作。在400mV电源电压下,对比传统的6管SRAM单元,采用该结构的SRAM单元的读静态噪声容限和保持静态噪声容限分别提高了82%和41.67%。同时,针对工艺偏差对电路性能的影响,分析了在存在阂值电压偏差的情况下,设计的12管SRAM单元中各个晶体管对于SRAM整体性能的影响。确定了在电路版图设计中,需要优先考虑传输管的影响,提出了该12管SRAM单元版图设计的方法。(3)提出了一种结合漏电流补偿电路的电流型灵敏放大器。补偿电路通过检测两根位线上不同摆幅的信号,自动提供相应的正反馈路径来减弱和消除因不断增加的漏电流对电路造成的影响,以达到补偿的目的。在低电压下,很好的削弱了位线泄漏电流对电路的影响。对比传统的电流型灵敏放大器,该设计减少了42.90%的延迟时间。(4)基于单边沿优化模型,结合恒定比例的设计方法,设计了一款两级译码电路。随着电源电压的降低,工艺变化的影响也越来越大,为了削弱工艺变化对电路的影响,本文提出了一种数字双复制位线延迟技术。采用两根复制位线,同时增加了复制单元的数目,并对产生的延迟进行倍乘。在温度为27℃,电源电压为0.8V,工艺角为NFET-Tyical&PFET-Tyical时,数字双复制位线延迟技术比传统的6管单元复制位线延迟技术工艺变化降低了61.03%。(5)分析电路建模和拼接方法对编译器设计的影响,采用一种合适的建模和拼接方法设计编译器,它能够自动生成各种不同尺寸的SRAM IP核及相应的库文件。最后将编译器生成的四款不同尺寸(512*8、512*32、16*2、8192*128)的低电压SRAM进行了流片测试,验证了编译器的功能。