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低密度奇偶校验码(Low-Density Parity-Check Codes，LDPC)，作为一种奇偶校验矩阵非常稀疏的线性纠错码，因其在高斯信道下接近Shannon容量限和具有相对较低的译码复杂度，而受到相当大的关注。准循环LDPC(Quasi-Cyclic LDPC，QC-LDPC)码是一类特殊的LDPC码，其校验矩阵具有准循环的特点。基于校验矩阵的准循环特性，QC-LDPC编码可以通过移位寄存器来实现，比起一般LDPC码其编译码复杂度较低。本文的主要工作包括以下几个方面：
(1)针对QC-LDPC码校验矩阵的结构特点，设计并通过FPGA实现了基于反馈移位寄存器的QC-LDPC码编码器，该编码器实现较简单，且硬件资源耗费相对较小；从易于FPGA实现和复杂度方面考虑，设计并实现了基于比特翻转的QC-LDPC码译码器。在译码器的设计实现中，采用了一个巧妙地存储方案，节省了存储空间和时间资源。
(2)为了便于研究和分析LDPC码编译码硬件实现性能，设计了一个LDPC码编译码性能测试方案；对该测试方案的实现原理做了详细的分析，给出了该方案的FPGA实现及其硬件实现资源占用情况和性能仿真图。结合软件仿真结果，可以验证该方案的准确性。在实际应用中该方案具有一定的价值。