当今嵌入式存储器在SoC芯片面积中所占的比例越来越大,成为SoC芯片发展的一个显著特点。由于存储器单元密度很高,嵌入式存储器比芯片上的其它元件更容易造成硅片缺陷,成为影响芯片成品率的一个重要因素。目前,芯片的测试己成为制约系统集成度和规模的瓶颈,传统的自动测试设备已经不能满足大规模集成电路测试的需求,而内建自测试的方法已经逐步运用到存储器测试中。内建自测试设计的关键问题是有效的故障模型,有效的测试算法及其实现。本文从研究系统芯片的可测性设计理论出发,对可测性设计中的内建自测试方法作了深入的研究。分析了嵌入式存储器测试的几种主要方法及它们的特点和适用范围,重点研究了存储器内建自测试方法。分析了嵌入式存储器的各种常见故障和检测方法,并分析了当前流行的嵌入式存储器测试算法及其故障覆盖能力,重点研究了伪随机测试算法和确定性March算法。本文设计了伪随机数据产生器,通过LFSR实现,并对LFSR改进实现概率加权、遍历型FSR设计,用硬件描述语言Verilog HDL编程,在ModelSim仿真平台下实现这些设计。本文提出了一种改进的带故障检测和定位的存储器内建自测试设计方案。采用故障覆盖面较大的March C+算法,基于有限状态机实现嵌入式存储器内建自测试电路设计。通过Verilog HDL编写256×8的SRAM模型,并对SRAM注入各种故障,通过ModelSim仿真依次检测出这些故障,并能准确判断故障地址和故障类型。实验结果表明本文提出的存储器内建自测试设计方案是可行的,实现了对嵌入式存储器故障的检测和定位,能够准确判断故障地址和故障类型,使嵌入式存储器故障修复更加快捷、准确,同时达到故障覆盖率高、测试时间短的目的。