基于两步式结构的12bit高速低功耗逐次逼近型ADC研究

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随着通信行业、信息技术、工程智能化的飞速发展,模数转换器(ADC)作为打通数据采集、处理、反馈等产业的关键模块,要求其具有高速度、高精度、低功耗的性能。在此发展趋势下,一些传统架构ADC难以满足更高性能要求的缺点则相应地暴露出来。因此,通过对传统结构ADC以及新型的混合型ADC的优缺点分析研究,本文采用55nm CMOS工艺,设计了一款工作在1.2V电源电压下,12位50MS/s基于两步式结构的高速低功耗逐次逼近型模数转换器(SAR ADC)。首先,针对SAR ADC功耗进行分析和研究,从SAR ADC的电容阵列(DAC)、比较器、数字逻辑三部分功耗中提出了可以更加优化比较器的功耗。若采用传统SAR ADC的结构实现高采样速率50MS/s高精度12bit ADC,则比较器消耗的功耗在其DAC、比较器、数字逻辑三部分消耗的功耗中占据大部分。因为传统高精度比较器采用前置预放大器加锁存器的结构,在高速响应中前置预放大器的电流非常大。对此本文提出了采用粗精两个比较器的理论,在高位量化中采用低功耗的粗比较器,在低位量化中采用高功耗的精比较器。其次,针对SAR ADC速度进行分析和研究,DAC电容建立时间制约SAR ADC的速度,从而提出了采用目前研究热门混合型两步式ADC(two-step ADC)。然而目前高速低功耗的两步式ADC一般为Pipeline+SAR结构,存在电路结构复杂,需要数字后台校正等缺点。对此本文提出了采用两个粗精SAR ADC的两步式结构,其中粗SAR ADC的电容阵列进行了分段使得高位电容值减小达到高速,并采用分时建立的方式对精SAR ADC的电容阵列进行建立,此方式是本文核心技术。再次,针对本文两步式ADC结构进行Matlab建模验证其行为正确性。在Matlab建模验证中加入SAR ADC的非理想因素,针对非理想因素对ADC性能的影响,提出了电路中采用冗余电容校正、权重校正电容,失调电压自校正等解决方案。最后,基于55nm CMOS工艺完成各个关键单元电路以及整体基于两步式ADC的性能仿真验证。为了更好地与实际结果相符,在仿真过程中对关键电路以及关键节点添加相应工艺寄生参数。仿真结果表明,在50MS/s的采样频率下,ADC的无杂散动态范围SFDR为81.93dB,信噪失真比SNDR为72.62dB,有效位数ENOB为11.77bits,在1.2V电源电压下功耗为3.16mW,FoM值为18.1fJ/Conv。达到了高速低功耗的设计要求。
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