随着深亚微米工艺的出现，片上系统(SOC System on Chip)和甚大规模集成电路成为现实，更多的集成意味着芯片中可能存在更多的故障。另外，越来越短的产品寿命周期，上市时间与量产时间所造成的压力使得在产品整个设计中加入可测性设计(DFT Design for Test)成为必需。目前常用的DFT技术是扫描技术，用ATPG(Automatic Test Pattern Generation)产生测试矢量，借助自动测试仪(ATE Automated Test Equipment)对流片后的芯片进行测试。但是随着芯片复杂度的提高，测试矢量变得很庞大，加上芯片工作频率的提高，对ATE性能的要求越来越高，花在ATE上的测试开销将会巨大。另外，基于IP(Intellectual Property)核的SOC已受到普遍地关注，为了IP核的保密性及其测试的方便性等等，逻辑内建自测试(Logic BIST Logic Built-in SelfTest)将是DFT的一个发展方向。 目前，Logic BIST主要是将扫描链和内建测试结合在一起，即基于STUMPS(Self-Testing Using MISR and Parallel SRSG)的多扫描链BIST结构。为了测试被测电路“端口处的链外逻辑”，在多扫描链BIST设计时还引入了边界扫描测试。因此，多扫描链BIST结构设计和测试较复杂，降低这种Logic BIST结构设计和测试的复杂度变得越来越重要。 1.分析了DFT技术中的扫描技术、内建自测试技术以及目前常用的基于STUMPS的扫描BIST结构。为了测试被测电路“端口处的链外逻辑”，常用的方法是引入边界扫描测试，进行第二次测试，但这无疑增加了设计和测试的复杂性。另外，这种Logic BIST结构的伪随机生成器是基于LFSR(Linear Feedback Shifter Register)的，由于伪随机序列间的相关性增加了设计的复杂度。 2.为了解决上述缺陷，对这种Logic BIST结构以及伪随机产生器进行了优化，提出了优化后的扫描BIST系统。再次，本文给出了优化后扫描BIST系统的方案实施；其中包括代码的编写、逻辑综合、扫描设计、故障仿真等。 3.采用了基准电路ISCAS89作为试验对象，运用常用的EDA软件，进行多次试验，得到试验结果，并且与一些常用的方法进行比较。优化后的扫描BIST系统在不影响整个电路功能以及保持较高故障覆盖率的基础上，降低了可测性设计和测试的复杂度，提高了在Logic BIST设计中的实用性。