数据信号发生器可以产生非常复杂的数字激励信号,可为通信、雷达、导航、宇航等领域数字设备提供所需的可编程数据信号。本文结合电子科技大学承担的项目“高速数据发生器”,围绕“系统时钟及程控电路设计”这一课题展开研究。阐述了频率合成的几种主要实现方法;分析了系统时钟逻辑设计的主要难点,提出了技术解决途径;并就系统时钟的硬件电路,软件设计进行了详细论述,同时对设计中遇到的高速电路板设计问题作了一定分析,并针对系统时钟设计的要求,采取了相应的措施和技术,有效地提高了硬件性能和抗干扰能力。最后对用可编程器件设计的系统程控电路进行了详细的论述。本文的主要工作包括:从频率合成的原理出发,介绍了用DDS结合PLL的方法来实现系统时钟逻辑设计的方案,并对具体电路设计中的DDS电路,PLL电路,滤波电路,比较电路及控制电路设计作了详细的论述。基于IEEE488.1协议,介绍了用可编程器件设计的系统程控电路,并详细说明了接口电路中各模块的实现方法。