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随着片上系统(SoC)技术的发展,用于时钟产生应用的锁相环作为一个IP核,具有非常丰富的应用背景。锁相环通常用于从片外晶振接收低频时钟信号,然后在片内生成高频时钟信号。应用的多样性要求PLL能够提供不同的输出频率。作为时钟发生器,我们关心它的输出长期抖动峰峰值,长期抖动表征输出时钟边沿相对理想时钟边沿的时间偏离,输出时钟应当尽可能地跟随输入时钟以最小化长期抖动。对于每种输出频率的配置方式,必须调整锁相环环路参数以实现最低的抖动并保证稳定性。因此,本文提出了抖动一致性的衡量指标,定义为每一工作频点的长期抖动峰峰值与该频点工作周期的比值基本保持不变,这对锁相环的设计提出了很多的要求。本文充分研究了可配置时钟发生器的结构特点,在单一频点抖动优化的基础之上提出了一种设计策略,解决宽范围多频点工作条件下的抖动一致性问题,并基于0.13um工艺设计了一款工作在120MHz~1200MHz范围内的自适应带宽时钟发生器电路,HSPICE模拟验证了该策略的有效性。本文的研究工作主要包括以下几个方面。1.基于z域模型研究了锁相环的稳定性条件,以及z域近似为s域分析的前提条件,指出当输入参考频率大于PLL环路带宽10~15倍以上,就可以保证s域分析预测的行为不会发生显著的偏离。2.研究PLL的动态性能,分析了锁定过程、失锁过程、频率过冲和增益尖峰的行为,提出大带宽和较大阻尼因子的设计有助于获得较好的动态性能。3.研究PLL的抖动性能,着重分析了外部环境噪声的影响,尤其是电源/地与衬底噪声对环振VCO的影响机制,并提出了抑制策略。4.提出开环零点、环路带宽和开环高阶极点是影响输出抖动的重要因素;进一步地,基于单频点相位裕度最大法提出多频点保持抖动一致性的设计策略,即同向搬移零极点位置和环路带宽。5.设计了一款自适应带宽时钟发生器,其零极点和环路带宽跟随输入参考频率的变化而变化,保证了相位裕度不变,进而验证了抖动一致性优化策略的有效性。版图仿真表明典型频点300MHz时输出长期抖动为59.447ps,完全满足设计需求。