随着内存工艺技术的发展,芯片单位面积内集成的内存单元数量增多,间距减小,出现了利用DRAM的行字线反复切换引起单元间耦合效应,从而产生数据翻转的攻击方式——Row Hammer攻击,它打破了人们一贯对存储设备具有高可靠性的认知,引发了内存设备的信息安全危机,对市场上主流的系统架构产生了极大地威胁。针对Row Hammer攻击的防御方案有软件和硬件两种实现途径,但目前通过软件实现的防御方案大多受到软件环境的限制或者存在攻击漏洞等缺点,使最终的防御效果并不理想。由于该攻击是利用DRAM内存架构普遍存在的硬件缺陷来实现的,并且当前通过硬件实现的防御方案具有功耗和面积大的缺点,因此设计并实现具有更小的面积和功耗开销的硬件防御电路成为了研究的主流。本课题来源于企业项目,主要开展应用于DDR芯片防御Row Hammer攻击的硬件设计研究工作。主要的研究内容有:（1）通过对Row Hammer攻击方式和DDR工作流程的分析与研究,本论文采用统计不同行地址的激活次数的方法,设计并实现了检测当前DDR是否受到Row Hammer攻击的攻击检测模块。该模块基于DDR正常读写访问所需的最小延时,利用旁路并行监测输入的地址信号,筛选被频繁激活的行地址,统计其激活次数,实现在刷新周期内完成对Row Hammer攻击的检测。（2）基于AXI4总线传输协议的研究分析,本论文提出了一种延时激活的硬件防御方法。该方法通过研究DDR控制器内部地址转化算法得到AXI地址与DDR物理地址之间的映射关系,根据攻击检测模块的输出结果对含有激活命令的AXI地址信号延时传输,减少刷新周期内行地址的激活次数,实现对Row Hammer攻击的防御。（3）针对所设计的Row Hammer攻击防御电路,本论文采用VCS仿真工具完成各功能模块的动态仿真,并利用Xilinx的Vivado软件完成设计电路编译并下载到VC709开发板中,板级验证连接UART 16550读取地址中的数据。经验证结果表明,该防御方案在64ms刷新周期内,攻击者只能实现107k次Row Hammer攻击,远低于产生干扰错误最少需要的攻击次数要求。Row Hammer攻击成功率至少降低了23%,达到了预期的设计目标。本文采用TSMC tt28nm工艺库对整个防御方案进行逻辑综合,得到整体结构面积为0.14mm2,功耗为24.25m W,添加攻击防御电路模块的DDR芯片相比于未添加该防御模块的原DDR芯片带来面积开销增加了4.5%,功耗开销增加2.9%。本论文设计的防御Row Hammer攻击电路包含攻击检测与攻击防御模块,可为防御Row Hammer攻击相关设计与研究提供技术参考。