本文首先对数字集成电路的静态时序分析做了比较详细的介绍，重点描述了时序问题的产生、过程、方法、内容、考虑的因素等，对整个静态时序分析给出一个清晰的脉络，为后面章节的内容的展开做好准备。 接着本文对时序分析的相关文件及其内容做了介绍，并建立了一套从各种库文件和网表文件转变为在程序中可以使用的数据结构的过程，目的是使建立的网表结构适合关键路径查找，使库结构中能方便的找到单元或线网的时延信息。 本文的下一部分对互连线的时延模型做了研究，介绍了一种基于RLC 的互连线时延模型，把树形互连线转化成单根互连线的方法对树形线网进行时延分析。以此方法的结果作为时序分析中的互连线时延。 然后，本文对在电路结构中使用的关键路径算法作了研究，在有关边沿和上升下降时间方面对基本算法提出了自己的改进方法，提高了结果的准确性，并给出了部分伪代码。 本文的最后部分研究了集成电路中互连线之间的串扰问题，并在时序分析的层面上，对串扰产生的时延变化做了分析，并给出一套将串扰分析与时序分析结合的方法，以便得到更为准确的关键路径时延结果。