论文部分内容阅读
PLL(Phase Locked Loop)即锁相环频率综合器电路直接影响着无线收发信机性能的好坏,是实现无线收发信机全集成的关键瓶颈。在锁相环频率综合器PLL中,VCO(Voltage Control Oscillator)提供实际的输出信号,其性能直接决定了 PLL的关键性能参数:VCO的相位噪声决定了 PLL的带外相位噪声;PLL的输出频率范围直接由VCO的调谐频率范围决定;PLL的输出频谱纯度同样取决于VCO的设计及其对共模噪声上变频调制载波频率的抑制能力,并且VCO的功耗占整个PLL功耗预算的绝大部分。因此,对VCO设计的研究具有非常重要的意义。本文在国家973项目的支持下,主要进行基于CMOS工艺的微波毫米波频段VCO电路设计研究,着重讨论了毫米波Ka频段宽带LC-VCO的电路结构和优化方法,分别给出了两种采用CMOS工艺实现的毫米波Ka频段宽带LC-VCO电路,对其进行了电路和版图设计,最后给出了测试结果。此外,对微波频段超宽带VCO的电路设计进行了分析,完成了 3-7GHz超宽带LC-VCO的电路、版图设计并流片测试。同时本文对实现LC-VCO电路的无源器件电感进行了优化设计研究。目前工艺中常见的可选择的形状为八边形电感,如果想采用性能更好的圆形电感就需要自行设计版图仿真,然后将仿真的数据建模再带回电路中。本文中介绍了圆形电感的优化设计,主要是在特定感值前提下,通过对电感的线宽、间距以及内径进行优化从而得到所需频率范围内性能最佳的电感设计。基于片上耦合电感的四阶谐振腔实现了宽带低相位噪声VCO设计。与传统的宽带VCO相比,在不影响相位噪声性能的情况下能获得几乎2倍于LC-VCO的频率调谐范围,缓和了频率调谐范围与相位噪声之间的限制关系。对变压器的耦合系数与频带选择以及品质因数之间的关系进行了详细的分析。与传统的八边形结构相比,变压器采用圆形共面非对称的中心抽头结构,Q值较高,相位噪声较低。采用TSMC 0.18μm CMOS工艺实现,在低频和高频模式下输出频率分别覆盖3.16～4.64GHz和4.5～7.01GHz,可实现3.16～7.01GHz连续频率调节,频率调谐范围达75%。在1.8V供电电压下,消耗直流电流在高频和低频模式下分别为6.3和4.9mA。在3.1,4.5,5.1和6.6GHz载频处相位噪声分别为-122.5、-113.3、-110.1和-116.8dBc/Hz。芯片面积为1.2 mm×0.62mm。对VCO的工作原理和电路结构进行了详细分析,由于毫米波频段可变电容Q值快速降低,可变电容而不是电感成为影响相位噪声的主要因素。为此,本文采用增强Q值的开关电容阵列来提高LC谐振网络的Q值。此外,电路采用NMOS交叉耦合对来提供负阻,降低寄生电容进一步拓展VCO的调谐频率范围。采用90nm CMOS工艺实现了一种33～40.2 GHz调谐范围的宽带低噪声VCO芯片。中心频率36GHz处1MHz频偏处相位噪声为-103.4dBc/Hz。核心电路功耗为13.8mW。芯片面积为0.53mm×0.47mm。基于90nm CMOS工艺设计了一种宽带低功耗低相位噪声的VCO。采用一种改进的电流复用交叉连接结构提供负阻。与传统的交叉耦合对结构相比,这种结构中PMOS和NMOS管是同时开关的,没有共源节点,因此也就没有由二次谐波引入的相噪。同时,这种结构能够节省一半以上的电流。电路采用一种改进的反型模式MOS可变电容,与传统的反型MOS可变电容相比,电容的调谐范围从32.8%提高到65%。文中对改进的可变电容给出了详细的分析。测试结果表明电路的振荡频率范围为27-32.5(GHz。30GHz中心频率1MHz频偏处的相位噪声为-101dBc/Hz。核心电路功耗为3.7mW。芯片面积为0.53mm×0.46mm。