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摘要：低密度奇偶校验(LDPC)码是一种近Shannon限高效线性分组码,已为许多通信标准采纳。现代高速通信对译码器速率的要求,使得LDPC码的硬件译码器设计与实现成为LDPC码研究领域的热点。FPGA具有并行性和高速运行的特点,成为LDPC译码器的不二之选,本文的工作亦基于FPGA平台实现。在分析比较了LDPC码的几种软判决译码算法,综合考虑了算法的复杂度和译码性能后,选择了性能优异且复杂度较低的最小和算法作为译码器的算法基础。以此为契机,针对目前LDPC码硬件译码器结构不够灵活、片上资源消耗偏大的问题,提出了基于最小和算法的两种高效LDPC译码器,并在Xilinx公司的FPGA平台上验证。一种是适用于所有LDPC码的可配置的译码器,它将所有码都当做随机码进行处理,对译码过程中信息存储方式的优化和流水线的处理方式,在保证吞吐量的前提下,使译码器最大限度地减少了片上资源的消耗。分别选择了准循环LDPC码和随机LDPC码进行验证,与传统的部分译码器相比,该译码器使用的片上RAM资源比部分译码器降低一半以上,同时吞吐量几乎保持不变。另一种则充分利用了准循环LDPC码的特点,能够并行更新校验节点和变量节点的高吞吐量译码器。在校验节点更新结束后,对信息进行存储的同时,通过地址映射对变量节点进行处理,从而消除了变量节点和校验节点更新之间的等待时间,使得译码器的吞吐量得到提升。选择了IEEE802.11ad标准中1/2码率的LDPC码字在BPSK调制模式下进行仿真,当主频为100MHz时,得到：200Mbps的吞吐量。与传统的部分译码器相比,吞吐量提高了将近1/3。为了对译码器的译码性能进行验证,在Xilinx Spartan-6FPGA平台上设计实现了LDPC码仿真系统的全部子模块,包括编译码模块,高斯噪声发生器,信道模拟模块。仿真结果表明,硬件译码器的性能与Matlab得到的结果一致。