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近些年来,低密度奇偶校验码(Low Density Parity Check Codes,LDPC)因为其优异的纠错性能和高度并行的译码方案而受到极大的关注,被广泛考虑为下一代通信系统中的纠错码标准,而多元LDPC码作为二元LDPC码的延伸,并没有被人们深入的研究。但是,相对二元LDPC码,多元LDPC码有更好的译码性能,其应用前景潜力巨大。多元LDPC码的实现复杂度和译码器的资源消耗很大是制约其发展的重要原因,至今没有重要的硬件研究结果问世。本文,把编码和译码协同起来考虑,提出一种基于准循环RA结构编码算法,扩展最小和(Extended Min-Sum,EMS)译码算法的多元LDPC码的编译码实现方案。系统详细的阐述其内部结构,功能,工作原理,设计细节。准循环的校验矩阵结构有利于高速的并行编译码,RA结构大大的简化了编码复杂度,而EMS译码算法很大程度上简化了译码实现复杂度和资源消耗。本文采用4元LDPC码为例在Xilinx FPGA上做了实际验证,综合后的编码器时钟频率为123.277MHz,折算成编码器输出端的数据率为246.554Mbit/s,译码器工作时钟频率为175.352MHz,折合成译码器输入端的数据率最大为87.676Mbits/s,并进行相关分析和对比,证明其可用性。本文提出一种双进双出信息调度算法,有效地提高了时钟利用率和吞吐量,译码速率增加到原来的1.93倍。针对这些情况,本文的主要研究内容包括:首先,对多元LDPC码的校验矩阵构造方法,编码方案,几种常见的译码算法做了简单介绍,详细介绍了基于RA结构的构造方法和EMS译码算法。其次,便于对比,详细阐述了RU编码方法和本文采用的RA结构编码方法的硬件实现具体过程,并对二者的性能进行分析,给出了相关仿真结果。再次,系统阐述了基于EMS译码算法的译码器硬件实现方案,包括各模块功能,结构,工作原理,着重对译码器资源占用、速度、性能进行详细分析,对比,并提出一种优化的信息调度算法,证明了其可行性。最后,作者对上述内容做以总结,并提出了下一步工作安排。