集成电路(Integrated circuits,ICs)已经成为各行各业实现信息化,智能化的基础,同时它也存在于我们生活的方方面面。随着科技的进步,以及制造工艺的发展,现代集成电路设计的复杂性增大,同时电路组件之间的互连延迟成了电路发展的瓶颈。为了克服这一挑战,三维集成电路(Three-dimensional integrated circuits,3D ICs)技术被大家广泛的进行研究。3D ICs是利用硅通孔(Through-silicon vias,TSVs)技术,将多层芯片在垂直方向进行互连形成立体的三维结构的电路,从而达到缩短芯片中互连线长,减小芯片面积,提升芯片性能,以及增加芯片良品率。但是3D ICs也带来了一些显著的挑战。在目前的工艺下,TSVs的大小相较于普通金属线是比较大的。因此,大量的TSVs将会占据大量的硅片面积,同时增加3D芯片最终的面积以及成本。在3D ICs结构中,TSVs通常是放在宏模块(Macro blocks)或者标准单元(Standard cells)之间,所以TSVs的不合理放置还会影响布线资源,增加芯片中的互连线长。目前,大多数研究只是考虑了TSVs的数量,因为TSV的大小在布局中是不可忽视的。因此,考虑TSV的大小以及物理位置是十分有意义的。因为电路布局设计本身是一个具有大量数值计算的优化过程,布局常常是一个十分耗时的阶段。随着布局过程中增加了TSVs的大小和物理位置的考虑,算法的运行时间也会大量增加。本论文主要基于以上两个问题进行研究,分别是基于TSV的解析布局算法以及布局算法的加速。对于基于TSV的解析布局问题,本文提出了一个新的,解析的,3D布局算法。与之前提出的3D布局算法不一样,本文的算法是一个可以同时考虑TSVs数量,大小,以及物理位置。为了减小布局解的质量损失,该布局算法是一个展平的算法。该算法将布局实例转化成一个静电系统,布局对象(标准单元,宏模块,以及TSVs)建模成一个带正电的电荷,布局密度等效成系统中的总电势能。该算法在IBM-PLACE benchmarks以及Modern mix-sized benchmarks(MMS)两组电路上验证了它的有效性以及高性能。与最先进的3D布局算法NTUplace3-3D和e Place-3D相比较,该算法平均在所有的IBM-PLACE benchmarks上可以缩小46%和4%的互连线长。对于布局加速问题,本文提出了一个基于深度学习的3D布局加速的框架。通过分析3D解析布局算法与神经网络训练间的相似性。将电路设计中的线网(net)比作神经网络中输入的特征向量,模块的坐标比作权重,将标签设置为0。利用深度学习框架,搭建了一个与神经网络训练过程一一对应的可以用于布局加速的框架。对于布局加速工作,该框架在IBM-PLACE benchmarks上进行测试,该3D布局框架可以让基于TSV的3D布局算法在所有的测试电路中平均缩短运行时间是原来的算法3.96倍。