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纵观半导体发展历史,摩尔定律不断推动着集成电路制造工艺、设计方法学和EDA工具的发展。随着集成电路集成度提高,芯片设计者不再只考虑面积和性能的约束,功耗的影响也变得不可忽视,低功耗设计方法开始广泛应用在对功耗有高要求的芯片上。由于芯片供电网络上存在电压降,电压降会增加标准单元延时,导致芯片的时序难收敛,所以电压降已经成为芯片后端设计人员必须解决的问题。本文基于Cadence后端设计工具Innovus,采用UPF功耗约束文件,结合16nm多阈值电压工艺库完成多核处理器芯片中Core模块物理设计。此款处理器芯片总共有4个Core模块,每个Core模块要求能独立关断,所以将CPU划分为5个电源域,每个Core模块都独立作为一个电源域。芯片整体采用多电源多电压技术,每个Core模块工作电压为0.72V,Core模块外的电源域工作电压为0.5V。本设计以控制合理的电压降为目标,采用电源关断技术实现Core模块空闲时能切断电源域供电的功能,达到降低芯片整体的静态功耗的目的。根据电源关断技术设计理论,在物理设计布局规划阶段成功地添加电源开关到Core模块内部,并提出两种电源开关的分布方案,设计模块供电网络系统,包括不可掉电的供电线VDD_CPU、可关断的供电线VVDD_CPU和地线VSS。为了保证合理的IR Drop,设计调试供电线和地线在每层金属层中的线宽和线间距。然后基于不同电源开关分布,完成后端设计流程,包括:布局、时钟树综合、时序优化和绕线等,总结分析模块物理设计中的要点。最后对模块进行IR Drop和电迁移效应仿真分析,对比不同电源开关分布对IR Drop和电迁移效应的影响,以及分析不同电源开关信号控制链对峰值电流的影响。仿真结果表明,本论文Core模块物理设计采用交错式电源开关分布电压降结果优于对齐式电源开关分布的电压降结果。其中布局阶段的早期IR Drop结果有5%的优化,在签核阶段IR Drop有6%左右的优化。由于IR Drop结果更好,交错式电源开关分布的时序结果整体有10%的优化,更加有利于收敛时序。