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在设计高速高分辨率的DELTA-SIGMA ADC时，本论文中采用多比特量化器。因它特别适用于低过采样比，而提高噪声整形阶数效果不够显著的调制器设计中。但是多比特DELTA-SIGMA调制器的最大缺点是内部多比特DAC的非线性问题，其将导致带内大范围的信号扰动。本文在系统分析了此种现象后，通过含有单比特DAC的多比特量化器来解决这个问题。本论文也着重论述了半均匀量化器。大多数的多比特调制器都采用均匀量化器，其量化步长是恒定的；而非均匀量化器对小幅度信号输入采用较窄的步长，而对大幅度信号采用较宽的步长。本文采用一种新的非均匀量化器，即半均匀量化器；模拟结果表明：在输入信号标准偏差 远小于0.1时，K比特半均匀量化器几乎可得到与K+1比特均匀量化器同样的量化噪声功率。且这种方法相对于其它的非均匀量化器，电路结构实现不复杂，对器件的匹配性要求也不高。
最后，采用SIMC0.35um工艺，实现了DELTA-SIGMA调制器部分的电路和版图设计。仿真结果表明：该DELTA-SIGMA调制器的最高时钟频率是50 MHz，最高分辨率可达到12 Bits。