高压BCD（Bipolar-CMOS-DMOS）工艺将Bipolar器件、CMOS器件、DMOS功率器件同时制作在同一芯片上,综合了三类器件各自的优点,使得设计人员可以灵活地设计集成了功率、模拟和数字信号处理功能的功率集成电路。自上世纪80年代意法半导体公司首次研发成功之后,高压BCD工艺短时间内即成为了功率集成电路的主流制造工艺,并对功率半导体领域产生了深远的影响。从衬底材料的分类上,BCD技术包括体硅技术、SOI（Silicon on Insulator）技术和部分SOI技术（Partial SOI）。近年来,随着高压BCD工艺朝着高集成度、高可靠性和模块化等方向发展,对其核心横向高压器件也提出了高可靠性、高功率密度和高工艺兼容性等一系列要求。在航天等特殊领域,还需要对平台内的横向高压器件进行抗辐射加固设计以满足恶劣辐射环境下的应用。本文针对高压BCD平台中的核心横向高压器件,开展新结构性能优化、可靠性提升和抗辐射加固等一系列研究,取得了一些成果。研究内容与主要创新点叙述如下:1.针对高压SOI LDMOS中总剂量效应对电学特性的影响,展开退化机理和抗辐射加固技术研究。解释了高压SOI LDMOS击穿电压随辐照剂量先上升后下降的实验现象,揭示了击穿电压总剂量效应下的退化机理。基于高压SOI LDMOS器件介质场增强效应,提出了一种器件级总剂量效应加固技术,该器件级加固技术可以与工艺加固技术兼容。通过合理设计器件初始状态下的电场分布,利用总剂量效应初始阶段高压SOI LDMOS的击穿电压上升趋势,实现器件总剂量辐射下的裕度提升。进一步地,由于传统总剂量模型中仅考虑了正电场偏置（氧化物中电场方向指向Si/Si O2界面）下的氧化物陷阱电荷分布,造成高压SOI LDMOS的总剂量效应无法准确仿真。针对这一问题,本文通过设计背栅偏置实验获得了全电场偏置下的总剂量辐射致氧化物陷阱电荷模型。在TCAD仿真中代入该模型并结合考虑Si/Si O2界面处的氧化物陷阱电荷饱和效应,可准确模拟高压SOI LDMOS随总剂量效应的电特性退化曲线。基于该模型的仿真结果可以为高压SOI LDMOS的抗总剂量辐射加固设计提供指导,有助于加速抗辐射高压SOI BCD平台的研发流程。实验结果表明,所设计的抗辐射80 V SOI LDMOS具备500 krad（Si）的抗辐射水平。2.针对700V BCD平台中的两类核心横向高压器件的新结构进行了常态特性优化和可靠性研究。在功率LDMOS器件方面,提出了一种具有N-P-N层的Triple RESURF LDMOS新结构,通过理论推导获得了BV与Ron,sp的解析理论模型。针对实验中存在的异常烧毁现象,结合仿真揭示了鸟嘴区空穴注入引起烧毁现象的失效机理,完成可靠性优化后的器件鸟嘴区空穴注入概率下降了三个数量级以上。实验结果表明,该高可靠LDMOS结构实现了BV=535 V,Ron,sp=32.38 mΩ·cm~2的特性,符合理论模型预期。在高压启动JFET器件方面,针对传统高压JFET器件中空间电荷调制效应导致的安全工作区不足的问题,提出了一种轻掺杂Sense端的高压JFET结构,分析了JFET器件开态击穿耐压与饱和电流能力之间的矛盾关系。实验结果表明,该结构在91μm漂移区长度下,实现了0.125 m A/μm的饱和电流能力、850 V的开态耐压和855 V的关态耐压,可满足800 V的应用条件。在不影响主功率LDMOS器件电特性的基础上,进一步提出了变掺杂的高压JFET结构,并完成仿真验证。结果表明,变掺杂高压JFET可在轻掺杂Sense端高压JFET的基础上,进一步提升21.6%的饱和电流。3.针对600V高低压隔离结构的可靠性问题和集成高压自举二极管的漏电问题进行研究。设计了N型薄外延600 V Divided RESURF结构,讨论了两种结构的工艺窗口设计和可靠性表现,完成流片实验和可靠性考核。开发了一种工艺兼容的低漏电横向集成高压自举新器件结构,器件级层面避免了传统集成高压自举二极管衬底漏电问题。对该自举器件不同模式下的工作机制进行研究,讨论了包括自关断行为和等效反向恢复过程的动态特性。流片实验结果表明,所提出的集成高压自举器件在典型工作电压下的充电电流为11.52 m A,衬底漏电为3μA,并实现了970V的器件关态耐压。相较于集成高压二极管器件,该结构提升了自举充电效率,降低了由衬底漏电引起的低侧电路闩锁风险。